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半导体装置

阅读：0发布：2021-01-28

专利汇可以提供半导体装置专利检索，专利查询，专利分析的服务。并且提供一种半导体装置，其具备：半导体基板，其具有漂移区；晶体管部，其形成于半导体基板，且具有集电区；二极管部，其形成于半导体基板，且具有阴极区；以及边界部，其形成于半导体基板，在半导体基板的上表面配置于晶体管部与二极管部之间，且具有集电区，在晶体管部的台面部和边界部的台面部设置有掺杂浓度比漂移区的掺杂浓度高的发射区，在边界部的台面部的上表面，发射区与栅极沟槽部接触的部分即沟道部的在台面部的上表面处的密度比晶体管部的台面部的上表面处的沟道部的密度小。，下面是半导体装置专利的具体信息内容。

权利要求

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有第1导电型的漂移区；
晶体管部，其形成于所述半导体基板，且具有第2导电型的集电区；
二极管部，其形成于所述半导体基板，且具有第1导电型的阴极区；以及边界部，其形成于所述半导体基板，在所述半导体基板的上表面配置于所述晶体管部与所述二极管部之间，且具有所述集电区，
所述晶体管部和所述边界部均具有：
沟槽部，其在所述半导体基板的上表面包含1个以上的栅极沟槽部，该1个以上的栅极沟槽部具有长度方向，并且从所述半导体基板的上表面设置到所述半导体基板的内部；以及
台面部，其被夹在2个所述沟槽部之间，
在所述晶体管部的所述台面部和所述边界部的所述台面部设置有掺杂浓度比所述漂移区的掺杂浓度高的发射区，
在所述边界部的所述台面部的上表面，所述发射区与所述栅极沟槽部接触的部分即沟道部在所述台面部的上表面处的密度比所述晶体管部的所述台面部的上表面处的所述沟道部的所述密度小。
2.根据权利要求1所述的半导体装置，其特征在于，在所述晶体管部的所述台面部的上表面和所述边界部的所述台面部的上表面，沿着所述沟槽部的长度方向交替地配置有所述发射区和第2导电型的区域，
所述边界部的所述第2导电型的区域的在所述沟槽部的长度方向上的长度比所述晶体管部的所述第2导电型的区域的在所述沟槽部的长度方向上的长度长。
3.根据权利要求2所述的半导体装置，其特征在于，在所述晶体管部和所述边界部，一个所述发射区的在所述沟槽部的长度方向上的长度相同。
4.根据权利要求2所述的半导体装置，其特征在于，所述边界部的一个所述发射区的在所述沟槽部的长度方向上的长度比所述晶体管部的一个所述发射区的在所述沟槽部的长度方向上的长度短。
5.根据权利要求2～4中任一项所述的半导体装置，其特征在于，在所述半导体基板的上表面，所述边界部中的所述发射区配置在与所述晶体管部中的所述发射区对置的位置。
6.根据权利要求2～4中任一项所述的半导体装置，其特征在于，在所述半导体基板的上表面，所述边界部中的所述发射区配置在与所述晶体管部中的所述第2导电型的区域对置的位置。
7.根据权利要求2～6中任一项所述的半导体装置，其特征在于，所述边界部的所述台面部中的所述发射区中的在所述沟槽部的长度方向上最靠端部配置的所述发射区与所述晶体管部的所述台面部中的所述发射区中的在所述沟槽部的长度方向上配置于最靠端部的所述发射区相比，在所述长度方向上配置在更靠近所述台面部的长度方向上的中央的位置。
8.根据权利要求2～7中任一项所述的半导体装置，其特征在于，所述半导体装置还具备抑制部，所述抑制部形成于所述半导体基板，在所述半导体基板的上表面配置于所述二极管部与所述边界部之间，且具有所述集电区，
所述抑制部具有所述台面部，
所述抑制部的所述台面部在上表面具有掺杂浓度比所述晶体管部的所述第2导电型的区域的掺杂浓度低的第2导电型的区域。
9.根据权利要求1所述的半导体装置，其特征在于，在所述晶体管部的各个所述台面部的上表面，沿着所述沟槽部的长度方向连续地设置有与所述栅极沟槽部接触的一个所述发射区，
在所述边界部的各个所述台面部的上表面，沿着所述沟槽部的长度方向离散地设置有与所述栅极沟槽部接触的多个所述发射区。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述半导体装置还具备抽出部，所述抽出部形成于所述半导体基板，在所述半导体基板的上表面配置于所述晶体管部与所述边界部之间，且具有所述集电区，
所述抽出部具有所述台面部，
所述抽出部的所述台面部在上表面具有第2导电型的接触区，且在上表面不具有第1导电型的区域。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述半导体装置还具备抽出部，所述抽出部形成于所述半导体基板，在所述半导体基板的上表面配置于所述二极管部与所述边界部之间，且具有所述集电区，
所述抽出部具有所述台面部，
所述抽出部的所述台面部在上表面具有第2导电型的接触区，且在上表面不具有第1导电型的区域。
12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，所述边界部具有2个以上的所述台面部，
所述边界部的各个所述台面部中的所述沟道部的密度设置成台面越接近所述二极管部则所述沟道部的密度越小。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，所述边界部中的所述沟道部的所述密度为所述晶体管部中的所述沟道部的所述密度的10％以上且90％以下。
14.根据权利要求1～13中任一项所述的半导体装置，其特征在于，所述二极管部具有所述台面部和包含1个以上的所述栅极沟槽部的所述沟槽部，
在所述二极管部的所述台面部设置有掺杂浓度比所述漂移区的掺杂浓度高的发射区。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于，在所述半导体基板的上表面以包围所述晶体管部的方式配置有所述边界部。
16.根据权利要求1～15中任一项所述的半导体装置，其特征在于，在所述半导体基板的上表面以包围所述二极管部的方式配置有所述边界部。
1.(修改后)一种半导体装置，其特征在于，具备：
半导体基板，其具有第1导电型的漂移区；
晶体管部，其形成于所述半导体基板，且具有第2导电型的集电区；
二极管部，其形成于所述半导体基板，且具有第1导电型的阴极区；以及边界部，其形成于所述半导体基板，在所述半导体基板的上表面配置于所述晶体管部与所述二极管部之间，且具有所述集电区，
所述晶体管部和所述边界部均具有：
沟槽部，其在所述半导体基板的上表面包含1个以上的栅极沟槽部，该1个以上的栅极沟槽部具有长度方向，并且从所述半导体基板的上表面设置到所述半导体基板的内部；以及
台面部，其被夹在2个所述沟槽部之间，
在所述晶体管部的所述台面部和所述边界部的所述台面部设置有掺杂浓度比所述漂移区的掺杂浓度高的发射区，
在所述台面部之中所述边界部的设置有所述发射区的第1台面部的上表面，所述发射区与所述栅极沟槽部接触的部分即沟道部在所述第1台面部的上表面处的密度比所述晶体管部的所述台面部的上表面处的所述沟道部的所述密度小。
2.根据权利要求1所述的半导体装置，其特征在于，在所述晶体管部的所述台面部的上表面和所述边界部的所述台面部的上表面，沿着所述沟槽部的长度方向交替地配置有所述发射区和第2导电型的区域，
所述边界部的所述第2导电型的区域的在所述沟槽部的长度方向上的长度比所述晶体管部的所述第2导电型的区域的在所述沟槽部的长度方向上的长度长。
3.根据权利要求2所述的半导体装置，其特征在于，在所述晶体管部和所述边界部，一个所述发射区的在所述沟槽部的长度方向上的长度相同。
4.根据权利要求2所述的半导体装置，其特征在于，所述边界部的一个所述发射区的在所述沟槽部的长度方向上的长度比所述晶体管部的一个所述发射区的在所述沟槽部的长度方向上的长度短。
5.根据权利要求2～4中任一项所述的半导体装置，其特征在于，在所述半导体基板的上表面，所述边界部中的所述发射区配置在与所述晶体管部中的所述发射区对置的位置。
6.根据权利要求2～4中任一项所述的半导体装置，其特征在于，在所述半导体基板的上表面，所述边界部中的所述发射区配置在与所述晶体管部中的所述第2导电型的区域对置的位置。
7.根据权利要求2～6中任一项所述的半导体装置，其特征在于，所述边界部的所述台面部中的所述发射区中的在所述沟槽部的长度方向上最靠端部配置的所述发射区与所述晶体管部的所述台面部中的所述发射区中的在所述沟槽部的长度方向上配置于最靠端部的所述发射区相比，在所述长度方向上配置在更靠近所述台面部的长度方向上的中央的位置。
8.根据权利要求2～7中任一项所述的半导体装置，其特征在于，所述半导体装置还具备抑制部，所述抑制部形成于所述半导体基板，在所述半导体基板的上表面配置于所述二极管部与所述边界部之间，且具有所述集电区，
所述抑制部具有所述台面部，
所述抑制部的所述台面部在上表面具有掺杂浓度比所述晶体管部的所述第2导电型的区域的掺杂浓度低的第2导电型的区域。
9.根据权利要求1所述的半导体装置，其特征在于，在所述晶体管部的各个所述台面部的上表面，沿着所述沟槽部的长度方向连续地设置有与所述栅极沟槽部接触的一个所述发射区，
在所述边界部的各个所述台面部的上表面，沿着所述沟槽部的长度方向离散地设置有与所述栅极沟槽部接触的多个所述发射区。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述半导体装置还具备抽出部，所述抽出部形成于所述半导体基板，在所述半导体基板的上表面配置于所述晶体管部与所述边界部之间，且具有所述集电区，
所述抽出部具有所述台面部，
所述抽出部的所述台面部在上表面具有第2导电型的接触区，且在上表面不具有第1导电型的区域。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述半导体装置还具备抽出部，所述抽出部形成于所述半导体基板，在所述半导体基板的上表面配置于所述二极管部与所述边界部之间，且具有所述集电区，
所述抽出部具有所述台面部，
所述抽出部的所述台面部在上表面具有第2导电型的接触区，且在上表面不具有第1导电型的区域。
12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，所述边界部具有2个以上的所述台面部，
所述边界部的各个所述台面部中的所述沟道部设置成台面越接近所述二极管部则所述沟道部的密度越小。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，所述边界部中的所述沟道部的所述密度为所述晶体管部中的所述沟道部的所述密度的10％以上且90％以下。
14.根据权利要求1～13中任一项所述的半导体装置，其特征在于，所述二极管部具有所述台面部和包含1个以上的所述栅极沟槽部的所述沟槽部，
在所述二极管部的所述台面部设置有掺杂浓度比所述漂移区的掺杂浓度高的发射区。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于，在所述半导体基板的上表面以包围所述晶体管部的方式配置有所述边界部。
16.(修改后)根据权利要求1～15中任一项所述的半导体装置，其特征在于，在所述半导体基板的上表面，所述边界部包围所述二极管部，且周期性地配置有多个所述边界部，在包围所述二极管部的所述边界部之间配置有所述晶体管部。
17.(追加)根据权利要求1～16中任一项所述的半导体装置，其特征在于，在所述晶体管部的所述台面部的上表面和所述边界部的所述台面部的上表面设置有与夹着所述台面部的2个所述沟槽部接触的第2导电型的接触区，
所述发射区以与夹着所述台面部的2个所述沟槽部接触的方式设置，
在俯视时，在所述晶体管部相邻的2个所述台面部中的所述发射区以彼此相邻的方式设置，
在俯视时，在穿过在所述晶体管部中相邻配置的多个所述发射区的直线上配置有所述边界部的所述接触区。
18.(追加)根据权利要求17所述的半导体装置，其特征在于，所述台面部具有掺杂浓度比所述接触区的掺杂浓度低的第2导电型的基区，
所述发射区和所述接触区设置于所述基区的上表面。
19.(追加)根据权利要求17所述的半导体装置，其特征在于，所述沟槽部在所述长度方向具有前端，
所述晶体管部的所述台面部中的任一个所述接触区与配置在比该接触区远离所述沟槽部的所述前端的位置的所述接触区相比，所述长度方向上的长度更长。

说明书全文

半导体装置

技术领域

[0001] 本发明涉及半导体装置。

背景技术

[0002] 以往，已知在同一半导体基板形成有绝缘栅双极型晶体管(IGBT)等晶体管和续流二极管(FWD)等二极管的半导体装置(例如参照专利文献1)。

[0003] 专利文献1：日本特开2016-131224号公报

发明内容

[0004] 技术问题

[0005] 半导体装置优选耐压等特性良好。

[0006] 技术方案

[0007] 为了解决上述课题，在本发明的第1方式中，提供具备具有第1导电型的漂移区的半导体基板的半导体装置。半导体装置可以具备形成于半导体基板，且具有第2导电型的集电区的晶体管部。半导体装置可以具备形成于半导体基板，且具有第1导电型的阴极区的二极管部。半导体装置可以具备形成于半导体基板，在半导体基板的上表面配置于晶体管部与二极管部之间，且具有集电区的边界部。晶体管部和边界部可以均具有沟槽部，上述沟槽部在半导体基板的上表面具有长度方向，上述沟槽部包含从半导体基板的上表面设置到半导体基板的内部的1个以上的栅极沟槽部。晶体管部和边界部可以均具有被夹在2个沟槽部之间的台面部。在晶体管部的台面部和边界部的台面部可以设置有掺杂浓度比漂移区的掺杂浓度高的发射区。在边界部的台面部的上表面，发射区与栅极沟槽部接触的部分即沟道部的在台面部的上表面处的密度可以比晶体管部的台面部的上表面处的沟道部的密度小。

[0008] 在晶体管部的台面部的上表面和边界部的台面部的上表面，可以沿着沟槽部的长度方向交替地配置有发射区和第2导电型的区域。边界部的第2导电型的区域的在沟槽部的长度方向上的长度可以比晶体管部的第2导电型的区域的在沟槽部的长度方向上的长度长。

[0009] 在晶体管部和边界部，发射区的在沟槽部的长度方向上的长度可以相同。边界部的发射区的在沟槽部的长度方向上的长度可以比晶体管部的发射区的在沟槽部的长度方向上的长度短。

[0010] 在半导体基板的上表面，边界部中的发射区可以配置在与晶体管部中的发射区对置的位置。在半导体基板的上表面，边界部中的发射区可以配置在与晶体管部中的第2导电型的区域对置的位置。

[0011] 边界部的台面部中的发射区之中在沟槽部的长度方向上配置于最靠端部的发射区与晶体管部的台面部中的发射区之中在沟槽部的长度方向上配置于最靠端部的发射区相比，可以配置于更靠近台面部的长度方向上的中央的位置。

[0012] 半导体装置可以具备抑制部，上述抑制部形成于半导体基板，在半导体基板的上表面配置于二极管部与边界部之间，且具有集电区。抑制部可以具有台面部。抑制部的台面部在上表面可以具有掺杂浓度比晶体管部的第2导电型的区域的掺杂浓度低的第2导电型的区域。

[0013] 在晶体管部的各个台面部的上表面，可以沿着沟槽部的长度方向连续地设置有与栅极沟槽部接触的一个发射区。在边界部的各个台面部的上表面，可以沿着沟槽部的长度方向离散地设置有与栅极沟槽部接触的多个发射区。

[0014] 半导体装置可以具备抽出部，上述抽出部形成于半导体基板，在半导体基板的上表面配置于晶体管部与边界部之间，且具有集电区。抽出部可以具有台面部。抽出部的台面部在上表面可以具有第2导电型的接触区，且在上表面不具有第1导电型的区域。半导体装置可以具备抽出部，上述抽出部形成于半导体基板，在半导体基板的上表面配置于二极管部与边界部之间，且具有集电区。

[0015] 边界部可以具有2个以上的台面部。对边界部的各个台面部中的沟道部的密度而言可以越是接近于二极管部的台面越小。边界部中的沟道部的密度可以为晶体管部中的沟道部的密度的10％以上且90％以下。

[0016] 二极管部可以具有台面部和包含1个以上的栅极沟槽部的沟槽部。在二极管部的台面部可以设置有掺杂浓度比漂移区的掺杂浓度高的发射区。

[0017] 可以以包围晶体管部的方式在半导体基板的上表面配置有边界部。可以以包围二极管部的方式在半导体基板的上表面配置有边界部。

[0018] 应予说明，上述的发明内容未列举本发明的所有必要特征。另外，这些特征群的子组合也另外能够成为发明。附图说明

[0019] 图1A是表示本发明的一个实施方式的半导体装置100的上表面的图。

[0020] 图1B是放大了图1A的区域A的图。

[0021] 图2A是表示图1B所示的a-a’截面的一个例子的图。

[0022] 图2B是说明对半导体装置100的集电极/发射极间施加短路电压VCC时的空间电荷区110的图。

[0023] 图2C是说明在短路时流过晶体管部70、二极管部80和边界部92的电流的图。

[0024] 图3是放大了台面部60的附近的图。

[0025] 图4是表示栅极沟槽部40的侧壁43的立体图。

[0026] 图5是表示作为比较例的半导体装置200的XZ截面的一个例子的图。

[0027] 图6是表示晶体管部70的台面部60-1、边界部92的台面部60-3和二极管部80的台面部60-5的上表面的掺杂区的配置例的图。

[0028] 图7是表示各台面部60中的掺杂区的其他配置例的图。

[0029] 图8是表示各台面部60中的掺杂区的其他配置例的图。

[0030] 图9是表示各台面部60中的掺杂区的其他配置例的图。

[0031] 图10是表示各台面部60中的掺杂区的其他配置例的图。

[0032] 图11是表示各台面部60中的掺杂区的其他配置例的图。

[0033] 图12是表示各台面部60中的掺杂区的其他配置例的图。

[0034] 图13是表示半导体装置100的a-a’截面的另一例的图。

[0035] 图14是表示半导体装置100的a-a’截面的另一例的图。

[0036] 图15是表示XY面处的集电区22和阴极区82的配置例的图。

[0037] 图16是表示半导体装置100的上表面的另一例的图。

[0038] 图17是表示图16中的a-a’截面的一个例子的图。

[0039] 图18是表示半导体装置100的上表面的另一例的图。

[0040] 图19是表示半导体装置100的上表面的另一例的图。

[0041] 图20是图19中的区域B的放大图。

[0042] 图21是表示半导体装置100的上表面的另一例的图。

[0043] 图22是图21中的区域C的放大图。

[0044] 符号说明

[0045] 10…半导体基板，11…阱区，12…发射区，13…狭窄部，14…基区，15…接触区，16…蓄积区，17…沟道部，18…漂移区，20…缓冲区，21…上表面，22…集电区，23…下表面，
24…集电极，25…连接部，29…·直线部，30…虚设沟槽部，31…前端部，32…虚设绝缘膜，
34…虚设导电部，38…层间绝缘膜，39…直线部，40…栅极沟槽部，41…前端部，42…栅极绝缘膜，43…侧壁，44…栅极导电部，48…栅极流道，49…接触孔，50…栅极金属层，51…栅极布线部，52…发射极，53…有源内部布线部，54…接触孔，56…接触孔，60…台面部，70…晶体管部，80…二极管部，82…阴极区，90…抽出部，92…边界部，94…抑制部，96…上表面侧寿命控制部，97…端部，98…下表面侧寿命控制部，99…端部，100…半导体装置，102…边缘终端结构部，104…栅极焊盘，106…边，108…边，110…空间电荷区，120…有源部，200…半导体装置，202…耗尽层

具体实施方式

[0046] 以下，通过发明的实施方式说明本发明，但以下的实施方式并非限定权利要求所涉及的发明。另外，实施方式中说明的特征的所有组合并不一定是发明的解决方案所必须的。

[0047] 在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的2个主面中的一个面称为上表面，将另一面称为下表面。“上”、“下”的方向不限于重力方向或半导体装置安装时的向基板等的安装方向。

[0048] 在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术事项。在本说明书中，将与半导体基板的上表面平行的面记为XY面，将与半导体基板的上表面垂直的深度方向记为Z轴。

[0049] 在各实施例中，示出使第1导电型为N型，使第2导电型为P型的例子，但是也可以使第1导电型为P型，使第2导电型为N型。此时，各实施例中的基板、层、区域等的导电型分别为相反的极性。另外，在本说明书中，在记载为P+型(或N+型)的情况下，是指掺杂浓度比P型(或N型)的掺杂浓度高，在记载为P-型(或N-型)的情况下，是指掺杂浓度比P型(或N型)的掺杂浓度低。

[0050] 在本说明书中，掺杂浓度是指施主化或受主化的杂质的浓度。在本说明书中，有时将施主与受主的浓度差作为掺杂浓度。另外，有时将掺杂区中的掺杂浓度分布的峰值作为该掺杂区中的掺杂浓度。

[0051] 图1A是表示本发明的一个实施方式的半导体装置100的上表面的图。半导体装置100具备半导体基板10。半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等，还可以是氧化锌等氧化物半导体基板等。本例的半导体基板10为硅基板。

[0052] 半导体装置100具备有源部120。有源部120是在将半导体装置100控制为导通状态的情况下在半导体基板10的上表面与下表面之间有主电流流通的区域。换言之，是在从半导体基板10的上表面到下表面，或从下表面到上表面，在半导体基板10的内部有电流在深度方向上流通的区域。

[0053] 在有源部120设置有晶体管部70、二极管部80和边界部92。可以将设置有晶体管部70、二极管部80和边界部92中的任一个的区域作为有源部120。另外，将俯视时被晶体管部
70、二极管部80和边界部92中的任2个所夹的区域也作为有源部120。在本说明书中，俯视是指从与半导体基板10的上表面垂直的方向观察。在俯视的图中，有时在同一面内示出配置在不同深度的构成。

[0054] 晶体管部70和二极管部80可以沿着半导体基板10的上表面处的预先确定的方向(在图1A的例子中为X轴方向)交替排列。边界部92配置在晶体管部70与二极管部80的边界。本例的边界部92配置在每个晶体管部70与二极管部80的X轴方向上的边界。

[0055] 在晶体管部70和边界部92设置有供上述主电流流通的沟道部。然而，边界部92中的沟道部的密度比晶体管部70中的沟道部的密度小。沟道部的密度是指俯视时的沟道部的面积相对于单位面积的比例。对于沟道部的结构，在后文叙述。

[0056] 通过设置边界部92，能够使晶体管部70与二极管部80的边界处的沟道密度从晶体管部70的沟道密度开始阶段性地减少。在本例中，在二极管部80未设置沟道部。由此，能够降低晶体管部70与二极管部80的边界处的饱和电流密度，能够缓和短路发生时的该边界处的电流集中。

[0057] 本例的半导体装置100具备栅极布线部51。栅极布线部51是设置有后述的栅极金属层和栅极流道中的至少一个的区域。栅极布线部51可以在俯视时设置成包围有源部120。另外，栅极布线部51可以在俯视时具有与有源部120重叠配置的有源内部布线部53。有源内部布线部53可以在俯视时以横断有源部120的方式配置。本例的有源内部布线部53沿着X轴方向(即，排列有晶体管部70和二极管部80的方向)横断有源部120。本例的有源部120在Y轴方向上被有源内部布线部53分割。

[0058] 本例的半导体装置100还具备栅极焊盘104。栅极焊盘104是栅极电压所施加的电极。栅极焊盘104与栅极布线部51连接。栅极布线部51将施加于栅极焊盘104的栅极电压传递给晶体管部70和边界部92。半导体装置100还可以具有栅极焊盘104以外的焊盘。各焊盘可以配置在有源部120的外侧。

[0059] 本例的半导体装置100还具备边缘终端结构部102。边缘终端结构部102在俯视时被配置成包围有源部120。本例的边缘终端结构部102在俯视时配置在栅极布线部51与半导体基板10的外周端之间。边缘终端结构部102缓和半导体基板10的上表面侧的电场集中。边缘终端结构部102例如具有保护环、场板、降低表面电场和组合了这些而成的结构。

[0060] 图1B是放大了图1A的区域A的图。如图1A所示，半导体装置100是具备晶体管部70、二极管部80和边界部92的半导体芯片。半导体装置100还可以具备抽出部90和抑制部94中的至少一个。

[0061] 晶体管部70包括IGBT等晶体管。二极管部80包括FWD等二极管。边界部92在半导体基板的上表面配置在晶体管部70与二极管部80之间。

[0062] 在图1B中示出横切有源区的有源内部布线部53的附近的区域A。本例的有源内部布线部53包含栅极金属层50和栅极流道48这两方，但有源内部布线部53可以仅包含栅极金属层50和栅极流道48中的任一个。作为一个例子，栅极金属层50是由金属材料形成的布线，栅极流道48是由掺杂了杂质的多晶硅形成的布线。应予说明，在包围有源部120的栅极布线部51的附近，半导体装置100也可以具有与图1B所示的结构同样的结构。

[0063] 抽出部90在半导体基板的上表面设置在晶体管部70与二极管部80之间。图1B的例子中的抽出部90设置在晶体管部70与边界部92之间，但是抽出部90也可以设置在边界部92与二极管部80之间。抑制部94在半导体基板的上表面设置在边界部92与二极管部80之间。

[0064] 本例的半导体装置100具备设置在半导体基板的内部且在半导体基板的上表面露出的栅极沟槽部40、虚设沟槽部30、P+型的阱区11、N+型的发射区12、P-型的基区14和P+型的接触区15。在本说明书中，有时将栅极沟槽部40或虚设沟槽部30简称为沟槽部。另外，本例的半导体装置100具备设置在半导体基板的上表面的上方的发射极52和栅极金属层50。发射极52和栅极金属层50以与相互分离的方式设置。

[0065] 在发射极52和栅极金属层50与半导体基板的上表面之间形成有层间绝缘膜，但是在图1B中进行了省略。接触孔56、接触孔49和接触孔54以贯穿该层间绝缘膜的方式形成于本例的层间绝缘膜。

[0066] 发射极52通过接触孔54与半导体基板的上表面处的发射区12、接触区15和基区14接触。另外，发射极52通过接触孔56与虚设沟槽部30内的虚设导电部连接。在发射极52与虚设导电部之间可以设置有由掺杂了杂质的多晶硅等具有导电性的材料形成的连接部25。在连接部25与半导体基板的上表面之间形成有氧化膜等绝缘膜。

[0067] 栅极金属层50通过接触孔49与栅极流道48接触。栅极流道48在半导体基板的上表面与栅极沟槽部40内的栅极导电部连接。栅极流道48不与虚设沟槽部30内的虚设导电部连接。本例的栅极流道48从接触孔49的下方形成到栅极沟槽部40的前端部41。在栅极流道48与半导体基板的上表面之间形成有氧化膜等绝缘膜。在栅极沟槽部40的前端部，栅极导电部在半导体基板的上表面露出。在栅极导电部的上方的绝缘膜设置有将栅极导电部和栅极流道48连接的接触孔。应予说明，在图1B中，存在俯视时发射极52与栅极流道48重叠的位置，发射极52和栅极流道48隔着未图示的绝缘膜彼此电绝缘。

[0068] 发射极52和栅极金属层50由含有金属的材料形成。例如，各电极的至少一部分区域由铝或铝-硅合金形成。各电极在由铝等形成的区域的下层可以具有由钛和/或钛化合物等形成的势垒金属，在接触孔内可以具有由钨等形成的插塞。

[0069] 1个以上的栅极沟槽部40和1个以上的虚设沟槽部30在半导体基板的上表面沿着预定的排列方向(在本例中为X轴方向)且以预定的间隔排列。在本例的晶体管部70、抽出部90和边界部92中，沿着排列方向交替地形成有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。

[0070] 本例的栅极沟槽部40可以具有沿着与排列方向垂直的长度方向(在本例中为Y轴方向)呈直线状延伸的2个直线部39和将2个直线部39连接的前端部41。优选前端部41的至少一部分在半导体基板的上表面呈曲线状形成。在栅极沟槽部40的2个直线部39中，通过将作为沿着长度方向的直线形状的端的端部彼此与前端部41连接，能够缓和直线部39的端部处的电场集中。在本说明书中，将栅极沟槽部40的各个直线部39作为一个栅极沟槽部40处理。

[0071] 至少一个虚设沟槽部30设置在栅极沟槽部40的各个直线部39之间。这些虚设沟槽部30可以具有沿着长度方向延伸的直线形状。在图1B所示的例子中，在晶体管部70、抽出部90和边界部92中，栅极沟槽部40的直线部39与直线状的虚设沟槽部30在半导体基板的上表面沿着X轴方向交替地配置。

[0072] 在抑制部94和二极管部80中，多个虚设沟槽部30在半导体基板的上表面沿着X轴方向配置。抑制部94和二极管部80中的虚设沟槽部30的XY面处的形状可以是与设置于晶体管部70的虚设沟槽部30同样地呈直线形状，也可以与栅极沟槽部40同样地具有直线部29和前端部31。

[0073] 虚设沟槽部30的前端部31和直线部29与栅极沟槽部40的前端部41和直线部39具有同样的形状。设置于二极管部80的虚设沟槽部30和设置于晶体管部70的直线形状的虚设沟槽部30的Y轴方向上的长度可以相同。

[0074] 发射极52形成在栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15的上方。阱区11与接触孔54的长度方向的端以在XY面内分离的方式设置。阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的下端深。栅极沟槽部40和虚设沟槽部30的在延伸方向上的端部形成于阱区11。栅极沟槽部40的前端部41的Z轴方向上的底部、直线形状的虚设沟槽部30的长度方向的端处的底部以及虚设沟槽部30的前端部31的底部可以被阱区11覆盖。

[0075] 在各个晶体管部70、抽出部90、边界部92、抑制部94和二极管部80设置有1个以上被各沟槽部所夹的台面部60。台面部60是指在被沟槽部所夹的半导体基板的区域中比沟槽部的最深的底部靠近上表面侧的区域。

[0076] 在被各沟槽部所夹的台面部60形成有基区14。基区14是掺杂浓度比阱区11的掺杂浓度低的第2导电型(P-型)。阱区11是第2导电型(P+型)。

[0077] 在台面部60的基区14的上表面形成有掺杂浓度比基区14的掺杂浓度高的第2导电型的接触区15。本例的接触区15为P+型。在半导体基板的上表面，阱区11可以与有源区中的接触区15中的在Y轴方向上最靠端部配置的接触区15在栅极金属层50的方向上分离地形成。在半导体基板的上表面，在阱区11与接触区15之间露出有基区14。

[0078] 在晶体管部70和边界部92中，掺杂浓度比形成在半导体基板内部的漂移区的掺杂浓度高的第1导电型的发射区12选择性地形成在台面部60的上表面。本例的发射区12为N+型。与发射区12的半导体基板深度方向(-Z轴方向)接触的基区14中的、与栅极沟槽部40接触的部分作为沟道部发挥功能。如果对栅极沟槽部40施加导通电压，则在Z轴方向上设置在发射区12与漂移区之间的基区14中，在与栅极沟槽部40接触的部分形成作为电子反转层的沟道。将在基区14中形成有沟道的区域称为沟道部17(参照图3、图4)。在本说明书中，有时将向半导体基板的上表面垂直地投影形成有沟道的区域而得的区域的面积作为沟道部17的面积进行说明。通过在基区14形成沟道，从而在发射区12与漂移区之间有载流子流通。

[0079] 边界部92的台面部60-3的上表面处的沟道部的在台面部60-3的上表面处的密度比晶体管部70的台面部60-1的上表面处的沟道部的密度小。另一方面，在二极管部80和抑制部94未设置栅极沟槽部40，不存在沟道部。在本例中，在二极管部80和抑制部94的台面部60未设置发射区12。

[0080] 通过设置边界部92，能够比晶体管部70的沟道密度更缓慢地使晶体管部70与二极管部80的边界处的沟道密度减少。由此，能够降低晶体管部70与二极管部80的边界处的饱和电流密度，能够缓和短路发生时的该边界处的电流集中。饱和电流密度是指在晶体管部70将栅极阈值电压以上的栅极电压施加于栅电极的状态下，使集电极24的电位比发射极52的电位高时，从集电极24向发射极52流通的电流的饱和电流密度。饱和电流密度是饱和到由栅极电压与栅极阈值电压的差值决定的预定的电流密度而几乎为恒定值且在集电极24-发射极52间流通的电流的电流密度。

[0081] 在本例中，在各台面部60的Y轴方向上的两端部配置有基区14-e(在图1B中仅示出Y轴方向的一侧的端部)。在本例中，在各个台面部60的上表面，在台面部60的中央侧与基区14-e接触的区域为接触区15。另外，在与接触区15相反侧与基区14-e接触的区域为阱区11。

[0082] 在本例的晶体管部70的台面部60-1中，在被Y轴方向两端的基区14-e所夹的区域中，沿着Y轴方向交替地配置有接触区15和发射区12。各个接触区15和发射区12从相邻的一个沟槽部形成到另一个沟槽部。

[0083] 在本例的抽出部90的各台面部60-2中，在被Y轴方向两端的基区14-e所夹的整个区域设置有接触区15。在本例的边界部92的各台面部60-3中，在被Y轴方向两端的基区14-e所夹的区域，沿着Y轴方向交替地配置有接触区15和发射区12。在本例中，设置于每个台面部60-3的发射区12的面积的总和比设置于每个台面部60-1的发射区12的面积的总和小。另外，晶体管部70中的每单位面积的发射区12的面积的总和可以比边界部92中的每单位面积的发射区12的面积的总和小。由此，能够使边界部92的沟道密度比晶体管部70的沟道密度小。

[0084] 在本例的抑制部94的各台面部60-4和二极管部80的各台面部60-5中，在台面部60的中央侧与Y轴方向两端的基区14-e接触地设置有接触区15。在比接触区15靠近台面部60的中央侧的区域露出有基区14。台面部60的中央侧是指靠近台面部60的Y轴方向上的中央的一侧。

[0085] 在本例的晶体管部70的各台面部60-1中，接触孔54形成在接触区15和发射区12的各区域的上方。在本例的抽出部90的各台面部60-2中，接触孔54形成在接触区15的上方。在本例的边界部92的各台面部60-3中，接触孔54形成在接触区15和发射区12的各区域的上方。在本例的抑制部94和二极管部80的各台面部60中，接触孔54形成在基区14和接触区15的各区域的上方。在本例的各台面部60中，接触孔54不形成在与基区14-e和阱区11对应的区域。晶体管部70、抽出部90、边界部92、抑制部94和二极管部80的各台面部60中的接触孔54在y轴方向上可以具有相同长度。

[0086] 在二极管部80中，在与半导体基板的下表面23(参照图3)接触的区域形成有N+型的阴极区82。在图1B中，用点线表示形成有阴极区82的区域。在与半导体基板的下表面23接触的区域未形成阴极区82的区域中可以形成P+型的集电区。该集电区可以是抑制部94的集电区延伸。二极管部80可以是在Z轴方向上与阴极区82重叠的区域。将阴极区82投影到半导体基板的上表面而得的区域可以在+Y轴方向上与接触区15分离。如果在二极管部80的台面部60-5中的下表面23的一部分形成阴极区82，则与阴极区82接触而在下表面23形成有集电区的台面部60-5的部分也可以为二极管部80。

[0087] 晶体管部70和边界部92可以是在Z轴方向上与集电区重叠的区域中的、设置有形成了接触区15和发射区12的台面部60和与该台面部60接触的沟槽部的区域。其中，边界部92是沟道密度比晶体管部70的沟道密度低的区域。

[0088] 抽出部90和抑制部94可以是在Z轴方向上与集电区重叠的区域中的、设置有形成P型的区域(在本例中为基区14或接触区15)且未形成N型的区域(在本例中为发射区12)的台面部60和与该台面部60接触的沟槽部的区域。然而，在抑制部94的台面部60-4中，形成于被基部14-e所夹的区域的P型区域(在本例中为基区14)的掺杂浓度比抽出部90的台面部60-2中形成于被基区14-e所夹的区域的P型区域(在本例中为接触区15)的掺杂浓度低。

[0089] 半导体装置100在各个台面部60中可以具有比基区14配置于靠近Z轴方向的下侧的N+型的蓄积区16。在图1B中，用虚线表示XY面中设置有蓄积区16的范围。本例的蓄积区16在各个台面部60中形成于被基区14-e所夹的区域。蓄积区16的Y轴方向上的端部(图1B中的虚线)可以以与基区14-e接触的接触区15重叠的方式配置。蓄积区16在XY面内可以以至少与所有的沟道部重叠的方式配置。

[0090] 图2A是表示图1B所示的a-a’截面的一个例子的图。a-a’截面是与XZ面平行的截面，是穿过晶体管部70的发射区12的截面。本例的半导体装置100在该截面具有半导体基板10、层间绝缘膜38、发射极52和集电极24。

[0091] 半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。

[0092] 层间绝缘膜38以覆盖半导体基板10的上表面的至少一部分的方式形成。在层间绝缘膜38形成有接触孔54等贯通孔。通过接触孔54使半导体基板10的上表面露出。层间绝缘膜38可以是PSG、BPSG等硅酸盐玻璃，也可以是氧化膜或氮化膜等。

[0093] 发射极52形成在半导体基板10和层间绝缘膜38的上表面。发射极52还形成在接触孔54的内部，与通过接触孔54露出的半导体基板10的上表面接触。

[0094] 集电极24形成在半导体基板10的下表面。集电极24可以与半导体基板10的整个下表面接触。发射极52和集电极24由金属等导电材料形成。在本说明书中，将连结发射极52与集电极24的方向称为深度方向(Z轴方向)。将从集电极24朝向发射极52的方向作为Z轴方向的正方向。在本说明书中，有时将各部件的Z轴方向的正侧的面称为上表面，将负侧的面称为下表面。

[0095] 在该截面的半导体基板10的上表面侧形成有P-型的基区14。在半导体基板10的内部，在基区14的下方配置有N-型的漂移区18。各个沟槽部以从半导体基板10的上表面贯穿基区14而到达漂移区18的方式设置。

[0096] 在该截面，在晶体管部70和边界部92的各台面部60，从半导体基板10的上表面侧开始依次形成有N+型的发射区12、P-型的基区14和N+型的蓄积区16。蓄积区16与漂移区18相比，施主蓄积到高浓度。在蓄积区16的下方设置有漂移区18。蓄积区16可以以覆盖各台面部60中的基区14的整个下表面的方式设置。换言之，蓄积区16可以在Y轴方向或X轴方向上被夹在沟槽部之间。通过在漂移区18与基区14之间设置浓度比漂移区18高的蓄积区16，从而能够提高载流子注入促进效应(IE效应，Injection-Enhancementeffect)，而降低晶体管部70中的导通电压。

[0097] 应予说明，在穿过晶体管部70的接触区15的XZ截面，在晶体管部70的各台面部60设置有接触区15来代替发射区12。接触区15以外的晶体管部70的台面部60的结构与该截面处的结构相同。应予说明，边界部92的发射区12和晶体管部70的发射区12可以配置在同一XZ截面，也可以配置在不同的XZ截面。接触区15可以作为抑制闩锁的闩锁抑制层发挥功能。

[0098] 在该截面，在二极管部80和抑制部94的各台面部60，从半导体基板10的上表面侧起依次配置有P-型的基区14和N+型的蓄积区16。在蓄积区16的下方设置有漂移区18。在二极管部80和抑制部94可以不设置蓄积区16。

[0099] 在该截面，在抽出部90的各台面部60，从半导体基板10的上表面侧起依次配置有P+型的接触区15、P-型的基区14和N+型的蓄积区16。在蓄积区16的下方设置有漂移区18。

[0100] 在晶体管部70、抽出部90、边界部92和抑制部94中，在与半导体基板10的下表面接触的区域设置有P+型的集电区22。在二极管部80中，在与半导体基板10的下表面接触的区域设置有N+型的阴极区82。

[0101] 如图1B所示，边界部92中的沟道密度比晶体管部70中的沟道密度小。因此，在晶体管部70与二极管部80之间，能够朝向二极管部80缓慢降低沟道密度的变化。因此，特别是在短路发生时，能够使晶体管部70和二极管部80之间的载流子密度的变化变得缓慢，能够缓和电场和电流的集中。因此，能够提高半导体装置100的短路耐量。

[0102] 在本例的半导体基板10，在漂移区18与集电区22之间以及漂移区18与阴极区82之间设置有N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层发挥功能。

[0103] 如上所述，在半导体基板10的上表面侧形成有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面贯穿基区14而到达漂移区18。在设置有发射区12、接触区15和蓄积区16中的至少任一个的区域中，各沟槽部还贯穿这些区域而到达漂移区18。沟槽部贯穿掺杂区不限于以在形成掺杂区之后形成沟槽部的顺序制造。在形成沟槽部之后在沟槽部之间形成掺杂区也被包括在沟槽部贯穿掺杂区中。

[0104] 栅极沟槽部40具有形成于半导体基板10的上表面侧的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成在比栅极绝缘膜42靠近内侧的位置。换言之，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。

[0105] 栅极导电部44至少包括隔着栅极绝缘膜42与基区14对置的区域。该截面处的栅极沟槽部40在半导体基板10的上表面被层间绝缘膜38覆盖。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成由电子的反转层构成的沟道。

[0106] 虚设沟槽部30在该截面可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成在半导体基板10的上表面侧的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成在虚设沟槽的内部，且形成在比虚设绝缘膜32靠近内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。该截面处的虚设沟槽部30在半导体基板10的上表面被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸的曲面状(在截面中为曲线状)。

[0107] 在半导体基板10的内部可以设置作为形成有寿命控制剂的区域的上表面侧寿命控制部96。上表面侧寿命控制部96可以配置在从沟槽部的底部到半导体基板10的Z轴方向的中心之间。寿命控制剂可以是载流子的再结合中心，也可以是结晶缺陷，可以是空穴、多个空穴、这些与构成半导体基板10的元素的复合缺陷、转位、氦、氖等稀有气体元素、铂等金属元素等。

[0108] 上表面侧寿命控制部96可以设置于二极管部80、抑制部94、边界部92和抽出部90，不设置于晶体管部70。通过上表面侧寿命控制部96，使二极管部80等的沟槽部底部附近的载流子的寿命降低。由此，能够改善二极管部80的反向恢复特性，另外，还能够抑制边界部92附近的载流子的集中而改善关断破坏、反向恢复破坏、短路破坏等破坏耐量。

[0109] 图2B是说明对半导体装置100的集电极/发射极间施加短路电压VCC时的空间电荷区110的图。例如在逆变电路的一个臂设置有串联连接在电源电压VCC与接地电位之间的2个半导体装置100。如果因为一些原因导致2个半导体装置100的晶体管部70均处于导通状态等的短路发生时，会对一个半导体装置100的集电极/发射极间施加大的短路电压VCC。

[0110] 图2C是说明短路时在晶体管部70、二极管部80和边界部92中流通的电流的图。图表G1是表示晶体管部70的集电极/发射极间电压Vce-集电极/发射极间电流密度Jce特性的图表。图表G2是表示边界部92的集电极/发射极间电压Vce-集电极/发射极间电流密度Jce特性的图表。图表G3是表示二极管部80的阳极/阴极间电压Vak-阳极/阴极间电流密度Jak特性的图表。图表G3基于反向导通二极管的特性，相对于图表G1和G2使电流和电压的方向反转来表示。将在短路时流过晶体管部70的电流的电流密度记为J1，将流过边界部92的电流的电流密度记为J2，将流过二极管部80的电流设为几乎为0。

[0111] 如图2B所示，如果产生短路，则空间电荷区110在半导体装置100扩展。在图2B中，用虚线表示空间电荷区110的端部。如图2C的图表G1和G2所示，流过晶体管部的电流密度J1比流过边界部92的电流密度J2高。这是因为晶体管部的沟道密度比边界部92的沟道密度高。由此，由于晶体管部70的电子浓度比边界部92的电子浓度高，所以空间电荷区110在Z轴方向扩展得深。另一方面，由于边界部92的电子浓度比晶体管部70的电子浓度低，所以空间电荷区中的空穴浓度相对高于晶体管部70。因此，与晶体管部70相比，空间电荷区110在Z轴方向扩展得浅。如图2C的图表G3所示，二极管部80与晶体管部70和边界部92相比电流几乎不流通，电子浓度和空穴浓度几乎为0。即，二极管部80的漂移区18几乎耗尽化，二极管部80的电子浓度和空穴浓度与晶体管部70的电子浓度和空穴浓度相比，数量级足够小。因此，二极管部80中的空间电荷区110在Z轴方向上扩展得最浅。

[0112] 在边界部92处，由于与晶体管部70相比电子电流小，所以空穴电流也变小，总的电流密度变小。因此，能够抑制在晶体管部70与二极管部80之间流通的电流密度。

[0113] 在图2A的例子中，上表面侧寿命控制部96未设置在晶体管部70。换言之，上表面侧寿命控制部96的X轴方向上的端部97a(参照图2B)的位置配置在二极管部80、边界部92、抽出部90和抑制部94中的任一个。在另一例中，上表面侧寿命控制部96还可以设置在晶体管部70。换言之，上表面侧寿命控制部96的X轴方向上的端部97b(参照图2B)的位置可以以在晶体管部70的内部延伸的方式配置。端部97b的位置从晶体管部70的中央向边界部92侧分开预定的长度。

[0114] 另外，半导体装置100也可以具有下表面侧寿命控制部98。下表面侧寿命控制部98配置在比上表面侧寿命控制部96靠近下方的位置。下表面侧寿命控制部98可以配置在比半导体基板10的Z轴方向上的中央靠近下侧的位置。作为一个例子，下表面侧寿命控制部98配置在缓冲区20内。

[0115] 下表面侧寿命控制部98的一部分设置于二极管部80。下表面侧寿命控制部98可以以从二极管部80向X轴方向的外侧延伸的方式配置。下表面侧寿命控制部98的X轴方向上的端部99可以配置在晶体管部70内，也可以配置在边界部92内。端部99还可以配置在抽出部90或抑制部94。

[0116] 下表面侧寿命控制部98的端部99可以比上表面侧寿命控制部96的端部97配置在X轴方向上靠近二极管部80侧的位置。换言之，下表面侧寿命控制部98相对于二极管部80向外侧延伸的长度可以小于上表面侧寿命控制部96相对于二极管部80向外侧延伸的长度。通过这样设置下表面侧寿命控制部98，能够抑制从接触区15的面积大的边界部92向阴极区82注入空穴。下表面侧寿命控制部98可以设置为延伸到晶体管部70中的短路时的空间电荷区110的深度成为几乎平坦的区域。

[0117] 应予说明，边界部92中的基区14的掺杂浓度的峰值可以比晶体管部70中的基区14的掺杂浓度的峰值大。这样，使边界部92中的电流密度J2比晶体管部70中的电流密度J1小，能够降低晶体管部70与二极管部80的边界处的饱和电流密度。边界部92中的基区14的掺杂浓度的峰值可以为晶体管部70中的基区14的掺杂浓度的峰值的2倍以上，也可以为5倍以上，还可以为10倍以上。

[0118] 通过使边界部92中的基区14的掺杂浓度比晶体管部70中的基区14的掺杂浓度高，从而边界部92的阈值电压比晶体管部70的阈值电压高。因此，边界部92的电流密度J2比晶体管部70的电流密度J1低。

[0119] 边界部92中的基区14的掺杂浓度的深度方向上的总积分值可以大于晶体管部70中的基区14的掺杂浓度的深度方向上的总积分值。这样，边界部92的阈值电压比晶体管部70的阈值电压高，边界部92的电流密度J2比晶体管部70的电流密度J1低。

[0120] 可以使边界部92中的集电区22的掺杂浓度低于晶体管部70中的集电区22的掺杂浓度。掺杂浓度可以使用峰值，也可以使用深度方向的总积分值。这样，边界部92的阈值电压比晶体管部70的阈值电压高，边界部92的电流密度J2比晶体管部70的电流密度J1低。

[0121] 可以将边界部92中的发射区12的下端设置在比晶体管部70中的发射区12的下端浅的位置(即上表面21侧)。这样，边界部92的阈值电压比晶体管部70的阈值电压高，边界部92的电流密度J2比晶体管部70的电流密度J1低。

[0122] 可以组合基区14的掺杂浓度的调整、集电区22的掺杂浓度的调整和发射区12的深度的调整中的至少2个调整。另外，在进行这些调整的情况下，边界部92中的沟道密度可以与晶体管部70中的沟道密度相同，也可以比晶体管部70中的沟道密度低。

[0123] 图3是放大了台面部60的附近的图。图3所示的台面部60具有与栅极沟槽部40接触地配置的发射区12和基区14。该台面部60是晶体管部70或边界部92中的台面部60。

[0124] 如上所述，如果对栅极沟槽部40施加导通电压，则在基区14中与栅极沟槽部40的侧壁接触的部分形成作为电子的反转层的沟道。沟道形成为在Z轴方向上从发射区12到达漂移区18或蓄积区16。由此，在发射区12与漂移区18之间流通载流子。

[0125] 图4是表示栅极沟槽部40的侧壁43的立体图。栅极沟槽部40的侧壁43可以是栅极沟槽部40的外壁中的与Y-Z平面大致平行的面。栅极沟槽部40的侧壁43可以指栅极沟槽部40的外壁中的能够从X轴方向观察的面。

[0126] 在图4中，将与栅极沟槽部40的侧壁43接触的半导体基板10的各区域示于侧壁43。另外，与侧壁43一起表示沟道部17。沟道部17可以是与栅极沟槽部40的侧壁43接触的发射区12的底部中的使与基区14接触的部分在Z轴方向上延伸到基区14的下端的区域。

[0127] 在此，晶体管部70和边界部92的沟道部17的密度(沟道密度)可以是指例如晶体管部70或边界部92的上表面21(在本例中为X-Y平面)的单位面积中的、形成于栅极沟槽部40的侧壁43(在本例中为Y-Z平面)的沟道部17的面积。晶体管部70或边界部92的上表面21的面积可以为台面部60的上表面的面积，也可以为台面部60和沟槽部的上表面的面积。

[0128] 作为一个例子，如果将边界部92的上表面21的总面积记为S92，将边界部92的形成于栅极沟槽部40的侧壁43(在本例中为Y-Z平面)的沟道部17的总面积记为Sch92，则边界部92的沟道密度α92可以为α92＝Sch92/S92。边界部92的沟道密度α92为无量纲的值。

[0129] 晶体管部70的沟道密度α70也可以为同样的定义。即，如果将晶体管部70的上表面21的面积记为S70，将晶体管部70的形成于栅极沟槽部40的侧壁43(在本例中为Y-Z平面)的沟道部17的总面积记为Sch70，则晶体管部70的沟道密度α70可以为α70＝Sch70/S70。晶体管部70的沟道密度α70为无量纲的值。

[0130] 图5是表示作为比较例的半导体装置200的XZ截面的一个例子的图。半导体装置200与半导体装置100的不同之处在于不具备边界部92。其他结构与半导体装置100相同。图
5所示的半导体装置200不具备抽出部90、边界部92和抑制部94。

[0131] 对半导体装置200产生短路的情况进行研究。短路是指在包括串联连接且应该进行互补动作的2个半导体装置200的电路中，应该为关断状态的半导体装置200成为导通状态，2个半导体装置200同时成为导通状态的情况下。如果成为短路状态，则在2个半导体装置200中能流通非常大的电流。

[0132] 如果半导体装置200产生短路，则在晶体管部70中，耗尽层202扩展到半导体基板10的下表面附近。另一方面，在二极管部80中，由于几乎不存在载流子，所以与晶体管部70相比，耗尽层202的Z轴方向上的宽度小。在图5中，用虚线表示耗尽层202的下端。因此，在晶体管部70与二极管部80的边界部分，位势分布急剧变化。因此，在晶体管部70和二极管部80的分界部分载流子(即电流)集中，半导体装置200容易被破坏。

[0133] 与此相对，根据图1A～图2C中说明的半导体装置100，在晶体管部70与二极管部80之间设置有边界部92。因此，能够使晶体管部70与二极管部80之间的位势分布的变化变得缓慢。因此，能够缓和晶体管部70与二极管部80之间的电流的集中，还能够缓和电场集中。

[0134] 另外，边界部92中的沟道密度比晶体管部70中的沟道密度小。由此，因为能够使边界部92的饱和电流密度小于晶体管部70的饱和电流密度，所以能够使短路时的边界部92的区域中的载流子密度比晶体管部70的区域中的载流子密度小。因此，能够抑制晶体管部70与二极管部80之间的电流集中。因此，能够抑制短路时的半导体装置100破坏。

[0135] 另外，在抑制部94未设置栅极沟槽部40，且从半导体基板10的上表面侧看未配置N型的区域。因此，在抑制部94的区域形成有开放基极晶体管(open base transistor)。如果对发射极52施加集电极24更高的电压，则集电区22与缓冲区20的pn结成为反向偏置状态。

[0136] 由于缓冲区20的掺杂浓度比漂移区18的掺杂浓度高几个数量级，所以有时集电区22与缓冲区20的pn结产生雪崩击穿。此时，如果使栅极电压比栅极阈值电压高，则在晶体管部70和边界部92中形成在栅极沟槽部40与基区14的界面形成的电子的反转层沟道。因此，因雪崩而产生的电子特别是可以通过与抑制部94接触的边界部92的沟道而到达发射区12。
由此，能够防止因雪崩击穿而导致的开放基极晶体管的破坏。

[0137] 另外，如果对发射极52施加比集电极24更高的电压，则二极管部80成为导通状态。此时，如果使栅极电压比栅极阈值电压高，则从阴极区82向漂移区18注入的电子通过晶体管部70、边界部92的反转层沟道而到达发射区12。因此，有时到达二极管部80的基区14的电子减少，不充分发生传导率调制，正向恢复电压增大。

[0138] 本例的半导体装置100由于使边界部92的沟道密度比晶体管部70的沟道密度小，所以能够减小电子逃逸到发射区12的比例。由此，能够使到达二极管部80的基区14的电子增加，使传导率调制充分发生，能够降低正向恢复电压。此外，由于本例的半导体装置100在边界部92与二极管部80之间设置有抑制部94，所以能够使电子逃逸到发射区12的比例几乎为零。因此，能够向二极管部80的基区14供给足够的电子，能够充分发生传导率调制，能够进一步降低正向恢复电压。

[0139] 另外，本例的半导体装置100在边界部92与二极管部80之间具备抑制部94，在抑制部94主要设置有浓度比接触区15低的基区14。因此，与晶体管部70、抽出部90和边界部92相比，大幅抑制来自抑制部94的基区14的空穴的注入。另外，因为抑制部94的存在，从晶体管部70、抽出部90和边界部92的接触区15到二极管部80的阴极区82为止的距离变长。此外，由于栅极电压比栅极阈值电压高，所以晶体管部70和边界部92成为由发射区12和电子的反转层沟道构成的发射极短路晶体管。因此，也大幅抑制来自晶体管部70和边界部92的接触区15的空穴的注入。由此，能够充分抑制晶体管部70、抽出部90和边界部92的接触区15使二极管部的反向恢复峰电流增加的影响。

[0140] 另外，通过在晶体管部70与二极管部80之间设置接触区15的面积大的抽出部90，从而能够在半导体装置100的开关时等有效地抽出晶体管部70与二极管部80之间的空穴。

[0141] 图6是表示晶体管部70的台面部60-1、边界部92的台面部60-3和二极管部80的台面部60-5的上表面处的掺杂区的配置例的图。在本例中，分别逐一局部地示出台面部60-1、台面部60-3、台面部60-6，省略其他台面部60。在本例中，将在台面部60的上表面，发射区12与栅极沟槽部40接触的部分作为沟道部17。

[0142] 如上所述，边界部92的各台面部60-3中的沟道密度比晶体管部70的各台面部60-1中的沟道密度小。除了上述定义以外，作为一个例子，各台面部60中的沟道密度可以指台面部60上表面的预定的单位面积所包含的沟道部17的总长度。在各台面部60的X轴方向上的宽度相同的情况下，沟道密度可以指相对于台面部60的上表面的单位长度的沟道部17的总长度。在图6的例子中，如果将台面部60的单位长度记为Lm，则台面部60-1中的沟道密度为2×Lch1/Lm，台面部60-3中的沟道密度为Lch3/Lm。

[0143] 边界部92的各台面部60-3中的沟道密度可以为晶体管部70的各台面部60-1中的沟道密度的10％以上且90％以下。由此，能够使晶体管部70与二极管部80之间的沟道密度的变化变得缓慢。边界部92的各台面部60-3中的沟道密度可以为晶体管部70的各台面部60-1中的沟道密度的30％以上且70％以下，也可以为40％以上且60％以下。由此，能够进一步使沟道密度的变化变得缓慢。

[0144] 边界部92所含的台面部60-3的个数可以比抽出部90所含的台面部60-2的个数多。例如抽出部90所含的台面部60-2为一个，边界部92所含的台面部60-3为多个。抑制部94所含的台面部60-4的个数可以比抽出部90所含的台面部60-2的个数多。例如抽出部90所含的台面部60-2为一个，抑制部94所含的台面部60-4为多个。

[0145] 如图6所示，在晶体管部70和边界部92的台面部60的上表面，可以沿着沟槽部的长度方向(Y轴方向)交替地配置有发射区12和接触区15。设置于边界部92的台面部60-3的各个接触区15的Y轴方向上的长度Lp3可以比设置于晶体管部70的台面部60-1的各个接触区15的Y轴方向上的长度Lp1大。由此，能够减小边界部92中的沟道密度。长度Lp3可以为长度Lp1的2倍以上，也可以为3倍以上。

[0146] 在台面部60的上表面，晶体管部70的一个发射区12的长度Lch1可以与边界部92的一个发射区12的长度Lch3相同。由此，由于间隔晶体管部70的发射区12而得的部分成为边界部92，所以能够容易地形成边界部92。

[0147] 图7是表示各台面部60中的掺杂区的其他配置例的图。在本例中，边界部92中的掺杂区的配置与图1A～图6中说明的例子不同。边界部92以外的结构可以与图1A～图6中说明的任一个例子相同。

[0148] 本例的边界部92在半导体基板10的上表面具有2个以上的台面部60-3。在本例中，对边界部92的各个台面部60-2中的沟道部17的密度而言，越是接近于二极管部80的台面部60-3，沟道部17的密度越小。例如，一个台面部60-3中的沟道密度是晶体管部70的台面部
60-1中的沟道密度的一半，与该台面部60-3相比设置于二极管部80侧的台面部60-3中的沟道密度为晶体管部70的台面部60-1中的沟道密度的1/4。通过采用这样的结构，能够使沟道密度的变化更缓慢。

[0149] 图8是表示各台面部60中的掺杂区的其他配置例的图。在本例中，边界部92中的一个发射区12的长度Lch3与图1A～图7中说明的例子不同。发射区12的长度Lch3以外的结构可以与图1A～图7中说明的任一个例子相同。

[0150] 在本例中，边界部92中的发射区12的长度Lch3比晶体管部70中的发射区12的长度Lch1小。通过采用这样的结构，也能够容易地减小边界部92中的沟道密度。长度Lch3可以为长度Lch1的80％以下，也可以为50％以下。

[0151] 反复配置发射区12的Y轴上的周期在晶体管部70和边界部92中可以相同，也可以不同。在图8的例子中，晶体管部70中的发射区12与边界部92中的发射区12一一对应，且对应的发射区12彼此在X轴方向上配置在对置的位置。在X轴方向上对置是指，在使一个发射区12沿着X轴延长的情况下，与另一个发射区12至少部分重叠。

[0152] 图9是表示各台面部60中的掺杂区的其他配置例的图。在本例中，边界部92中的发射区12的配置与图1A～图8中说明的例子不同。发射区12的配置以外的结构可以与图1A～图8中说明的任一个例子相同。

[0153] 在本例中，在半导体基板10的上表面，边界部92的台面部60-3中的发射区12配置在与晶体管部70的台面部60-1的P型的区域(在本例中为接触区15)对置的位置。边界部92中的发射区12可以配置在不与晶体管部70的发射区12对置的位置。在Y轴方向上，边界部92中的发射区12可以具有与晶体管部70的接触区15相同的长度，也可以比晶体管部70的接触区15短。通过采用这样的结构，能够抑制沟道部17偏离Y轴方向的预定的位置而配置，还能够使Y轴方向上的位势分布的变化变得缓慢。在边界部92具有多个台面部60-3的情况下，优选即使在相邻的台面部60-3，发射区12在Y轴方向上也错开地配置。

[0154] 图10是表示各台面部60中的掺杂区的其他配置例的图。在本例中，晶体管部70的台面部60-1的上表面处的掺杂区的配置与图1A～图9中说明的例子不同。晶体管部70中的掺杂区的配置以外的结构可以与图1A～图9中说明的任一个例子相同。

[0155] 在本例中，在晶体管部70的各台面部60-1的上表面，沿着Y轴方向连续地设置有与栅极沟槽部40接触的一个发射区12。换言之，在台面部60-1的上表面，发射区12以不分离的方式设置。

[0156] 在图10的例子中，以与栅极沟槽部40和虚设沟槽部30这两方分开的方式在晶体管部70的各台面部60-1的上表面配置有接触区15。另外，接触区15沿着Y轴方向离散地配置。在台面部60-1的上表面，在与栅极沟槽部40接触的区域、与虚设沟槽部30接触的区域和各个接触区15之间的区域形成有发射区12。

[0157] 另一方面，在边界部92的台面部60-3的上表面，沿着Y轴方向离散地配置有与栅极沟槽部40接触的发射区12。通过采用这样的结构，也能够使边界部92中的沟道密度比晶体管部70更容易地减小。

[0158] 图11是表示各台面部60中的掺杂区的其他配置例的图。在本例中，边界部92的台面部60-3的上表面处的发射区12的形状与图1A～图10中说明的例子不同。台面部60-3的上表面处的发射区12的形状以外的结构可以与图1A～图10中说明的任一个例子相同。

[0159] 在本例中，台面部60-3的上表面处的发射区12具有Y轴方向上的长度比沟道部17-3短的狭窄部13。狭窄部13可以配置在与图1B和图2A所示的接触孔54重叠的位置。通过设置狭窄部13，从而能够增大介由接触孔54与发射极52连接的接触区15的面积。因此，能够在边界部92中提高空穴的抽出效率。

[0160] 图12是表示各台面部60中的掺杂区的其他配置例的图。在本例中，边界部92的台面部60-3的上表面处的发射区12的配置与图1A～图11中说明的例子不同。台面部60-3的上表面处的发射区12的配置以外的结构可以与图1A～图11中说明的任一个例子相同。

[0161] 在各台面部60中，将在Y轴方向上配置于最靠端部的发射区12作为发射区12-e。在本例中，边界部92的台面部60-3中的发射区12-e与晶体管部70的台面部60-1中的发射区12-e相比，配置在Y轴方向上靠近台面部60的中央的位置。例如，边界部92中的发射区12-e与栅极沟槽部40的前端部41的Y轴方向上的距离D3比晶体管部70中的发射区12-e与栅极沟槽部40的前端部41的Y轴方向上的距离D1大。距离D3与距离D1的差值可以比发射区12的长度Lch1大，也可以为Lch1的2倍以上。

[0162] 另外，在边界部92具有多个台面部60-3的情况下，在更靠近二极管部80的台面部60-3中，发射区12-e可以配置于更靠近台面部60的中央的位置。通过采用这样的结构，能够随着接近于二极管部80而将XY面上配置沟道部17的范围缓慢地收敛。

[0163] 图13是表示半导体装置100的a-a’截面的另一例的图。本例的半导体装置100的抽出部90的配置与图1A～图12中说明的例子不同。抽出部90的配置以外的结构可以与图1A～图12中说明的任一个例子相同。

[0164] 本例的抽出部90在X轴方向上配置在边界部92与二极管部80之间。抽出部90可以配置在边界部92与抑制部94之间。此时，边界部92以与晶体管部70接触的方式配置。通过将在台面部60-2的上表面不具有沟道部17的抽出部90配置在边界部92与二极管部80之间，从而能够在边界部92与二极管部80之间使沟道密度连续地变化。因此，能够使位势分布的变化变得更缓慢。

[0165] 图14是表示半导体装置100的a-a’截面的另一例的图。本例的半导体装置100与图1A～图12中说明的例子的不同之处在于不具有抑制部94。抑制部94以外的结构可以与图1A～图13中说明的任一个例子相同。另外，半导体装置100可以具有抑制部94而不具有抽出部
90。另外，半导体装置100也可以均不具有抽出部90和抑制部94这两方。

[0166] 图15是表示XY面处的集电区22和阴极区82的配置例的图。在图1A所示的例子中，在二极管部80以外未设置阴极区82。在本例中，在边界部92的台面部60-3，沿着Y轴方向交替地配置有集电区22和阴极区82。通过采用这样的结构，能够降低边界部92中的载流子密度，降低集中在晶体管部70与二极管部80之间的电流。

[0167] 图16是表示半导体装置100的上表面的另一例的图。本例中的半导体装置100的二极管部80的结构与图1A～图15中说明的半导体装置100不同。二极管部80以外的结构可以与图1A～图15中说明的任一方式的半导体装置100相同。

[0168] 本例的二极管部80具备栅极沟槽部40。栅极沟槽部40的结构与晶体管部70的栅极沟槽部40相同。虚设沟槽部30相对于所有的沟槽部的比例在晶体管部70和二极管部80中可以相同，二极管部80的虚设沟槽部30的比例也可以比晶体管部70高。二极管部80在与栅极沟槽部40接触的台面部60-5中具备发射区12和接触区15。发射区12和接触区15的结构与晶体管部70的发射区12和接触区15相同。

[0169] 二极管部80中的沟道密度可以比晶体管部70中的沟道密度小。设置于一个台面部60-5的发射区12的面积可以比设置于晶体管部70的一个台面部60-1的发射区12的面积小。
二极管部80的台面部60-5可以具有基区14来代替设置于晶体管部70的台面部60-1的多个发射区12中的任1个或多个发射区12。图16所示的台面部60-5设置有基区14来代替在台面部60-1中设置于Y轴方向上最靠端部的1个或多个发射区12。

[0170] 二极管部80中的沟道密度可以比边界部92中的沟道密度大。设置于一个台面部60-5的发射区12的面积可以比设置于边界部92的一个台面部60-3的发射区12的面积小。

[0171] 另外，设置于一个台面部60-5的接触区15的面积可以比设置于晶体管部70的一个台面部60-1的接触区15的面积小。二极管部80的台面部60-5可以具有基区14来代替设置于晶体管部70的台面部60-1的多个接触区15中的任1个或多个接触区15。图16所示的台面部60-5设置有基区14来代替在台面部60-1中在Y轴方向上连续的1个以上的发射区12和1个以上的接触区15。

[0172] 设置于二极管部80的发射区12可以配置在将阴极区82投影于上表面21而得的区域内。由此，能够抑制二极管部80作为晶体管进行动作。在图16的例子中，在二极管部80中最靠近晶体管部70的台面部60-5也设置有发射区12。在另一例中，在该台面部60-5可以不设置发射区12。

[0173] 另外，在二极管部80中最靠近晶体管部70的沟槽部可以为虚设沟槽部30。通过采用这样的结构，也能够抑制二极管部80作为晶体管进行动作。在X轴方向上，设置于二极管部80的栅极沟槽部40可以配置在将阴极区82垂直投影于半导体基板10的上表面而得的区域内。

[0174] 图17是表示图16中的a-a’截面的一个例子的图。该截面是穿过二极管部80的发射区12的截面。在该截面，二极管部80的各个台面部60-5具有与晶体管部70的台面部60-1相同的结构。作为一个例子，在台面部60-5，从上表面21起依次配置有发射区12、基区14、蓄积区16和漂移区18。

[0175] 如果在对栅极沟槽部40施加导通电压的状态下使二极管部80导通，则从阴极区82注入的电子最容易通过Z轴方向的正上方的沟道。因此，从阴极区82注入的电子几乎不会向晶体管部70的方向逃逸。因此，能够增加到达二极管部80的基区14的电子，充分产生传导率调制，进一步降低正向恢复电压。另外，能够进一步抑制空穴的注入效率，抑制二极管部80的反向恢复峰电流。

[0176] 图18是表示半导体装置100的上表面的另一例的图。在本例中，在俯视时，边界部92以包围晶体管部70的方式配置。可以是至少一个晶体管部70被边界部92包围，也可以是所有的晶体管部70被边界部92包围。通过采用这样的构成，能够降低晶体管部70与二极管部80的边界处的饱和电流密度，能够使短路发生时的该边界处的电流集中缓和。

[0177] 设置于有源部120的外侧的栅极布线部51具有连接了栅极焊盘104的边106和与边106为相反侧的边108。各边可以与半导体基板10的外周平行地配置。

[0178] 本例的有源内部布线部53从边106开始横断有源部120直到边108。本例的有源内部布线部53在X轴方向延伸并横断有源部120。晶体管部70和二极管部80沿着X轴方向交替地配置有多个。另外，在有源部120的X轴方向上的两端配置有晶体管部70。该晶体管部70也可以被边界部92包围。

[0179] 应予说明，在图18之后的例子中，省略抽出部90和抑制部94。在图18之后的例子中，半导体装置100在二极管部80与晶体管部70之间可以具备抽出部90和抑制部94中的至少一个。抽出部90和抑制部94可以以包围二极管部80的方式设置。另外，抽出部90和抑制部94可以以包围晶体管部70的方式设置。

[0180] 图19是表示半导体装置100的上表面的另一例的图。本例的半导体装置100的栅极焊盘104的配置与图18所示的例子不同。其他结构与图18所示的例子相同。

[0181] 在本例中，将连接栅极焊盘104的边106与相反侧的边108连结的直线与有源内部布线部53横断有源部120的方向正交。换言之，有源内部布线部53沿着与边106平行的方向(X轴方向)延伸。

[0182] 图20是图19中的区域B的放大图。在图20中，省略接触孔54的图示。本说明书中的俯视图有时省略接触孔54。区域B是包含有源内部布线部53的区域。应予说明，有源内部布线部53具有栅极金属层50和栅极流道48。

[0183] 另外，在区域B包括在X轴方向上与晶体管部70接触的边界部92A和在Y轴方向上与晶体管部70接触的边界部92B。在本例中，边界部92A配置在晶体管部70与二极管部80之间，边界部92B配置在晶体管部70与栅极布线部51(在本例中为有源内部布线部53)之间。

[0184] 边界部92B可以设置在与晶体管部70共用的台面部60-1。换言之，台面部60-1可以具有沟道密度高的晶体管部70的区域和沟道密度比晶体管部70低的边界部92B的区域。边界部92B的沟道密度可以与边界部92A的沟道密度相同，也可以不同。在边界部92A和边界部92B中的任一个中，设置有发射区12的Y轴方向的间隔可以比晶体管部70中的发射区12的间隔大。

[0185] 如图20所示，在晶体管部70与边界部92之间可以设置有抽出部90。抽出部90可以设置在X轴方向上的晶体管部70与边界部92之间。抽出部90可以不设置在Y轴方向上的晶体管部70与边界部92之间。

[0186] 图21是表示半导体装置100的上表面的另一例的图。本例的半导体装置100与图1A～图20中说明的半导体装置100的不同之处在于，在俯视时，二极管部80被晶体管部70包围。其他结构可以与图1A～图20中说明的任一方式的半导体装置100相同。

[0187] 在本例中，在晶体管部70与二极管部80的边界设置有边界部92C。在俯视时，本例的边界部92C包围二极管部80。边界部92C可以与二极管部80接触，也可以与二极管部80分开。在二极管部80与晶体管部70之间可以设置有抽出部90和抑制部94中的至少一个。

[0188] 在俯视时，边界部92C被晶体管部70包围。晶体管部70可以与边界部92C接触，也可以与边界部92C分开。另外，在俯视时，晶体管部70可以被边界部92D包围。本例的边界部92D设置在晶体管部70与栅极布线部51或有源内部布线部53之间。

[0189] 在俯视时，被晶体管部70包围的二极管部80可以设置有多个。二极管部80可以沿着Y轴方向周期性地配置，也可以沿着X轴方向周期性地配置。应予说明，本例的有源内部布线部53沿着Y轴方向延伸并横断有源部120。

[0190] 另外，在图21的例子中，栅极焊盘104与栅极布线部51的各边中的沿着Y轴方向延伸的边106相接。在另一例中，栅极焊盘104可以与栅极布线部51的各边中的沿着X轴方向延伸的边相接。

[0191] 图22是图21中的区域C的放大图。在图22中，将发射区12的导电型表示为“N”，将接触区15的导电型表示为“P”，但是发射区12和接触区15的掺杂浓度与图1A～图20中说明的例子相同。

[0192] 区域C是二极管部80的角部的附近的区域。在俯视时，二极管部80在与边界部92接触的区域的上表面可以呈环状地设置有基区14。在被环状的基区14包围的区域可以配置有虚设沟槽部30和阴极区82。可以与环状的基区14接触地呈环状地配置有虚设沟槽部30。

[0193] 在区域C配置有在X轴方向上与二极管部80接触的边界部92A和在Y轴方向上与二极管部80接触的边界部92B。边界部92A沿着沟槽部的延伸方向(Y轴方向)延伸，边界部92B沿着沟槽部的排列方向(X轴方向)延伸。边界部92A和边界部92B可以在各延伸方向的交点处结合。

[0194] 在边界部92B与二极管部80之间可以配置沿X轴方向延伸设置的栅极沟槽部40X。栅极沟槽部40X可以与沿Y轴方向延伸的各个栅极沟槽部40在交点处结合。2个栅极沟槽部
40结合是指2个栅极沟槽部40的栅极导电部44结合。栅极沟槽部40X与有源内部布线部53等栅极布线部51连接。

[0195] 栅极沟槽部40X将沿Y轴方向延伸的虚设沟槽部30、各台面部和接触孔54(在图22中省略)断开。在各台面部，在与栅极沟槽部40X接触的区域的上表面可以设置有基区14。

[0196] 在区域C配置有在X轴方向上与边界部92A接触的晶体管部70A和在Y轴方向上与边界部92B接触的晶体管部70B。晶体管部70A沿着沟槽部的延伸方向(Y轴方向)延伸，晶体管部70B沿着沟槽部的排列方向(X轴方向)延伸。晶体管部70A和晶体管部70B可以在各延伸方向的交点处结合。

[0197] 晶体管部70B的发射区12和接触区15以及边界部92B的发射区12和接触区15设置于共用的台面部60。在台面部60，边界部92B的沟道密度比晶体管部70B的沟道密度小。在本例中，在共用的台面部60，在边界部92B的区域和晶体管部70B的区域中，配置有发射区12的间隔不同。应予说明，在边界部92B与晶体管部70B之间未配置栅极沟槽部40X。

[0198] 在图22中，用虚线表示设置有上表面侧寿命控制部96的范围。上表面侧寿命控制部96的俯视时的端部可以配置在晶体管部70与二极管部80之间的边界部92内。下表面侧寿命控制部98的俯视时的端部也可以配置在边界部92内。

[0199] 如图18～图22所说明，通过利用边界部92包围晶体管部70和二极管部80中的至少一个，从而能够降低晶体管部70与二极管部80的边界处的饱和电流密度。因此，能够缓和短路发生时的该边界处的电流集中。

[0200] 以上，利用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式记载的范围。对上述实施方式可以进行各种变更或改良对于本领域技术人员而言是明了的。根据权利要求书的记载可知该进行了各种变更或改良而得到的方式也能够包括在本发明的技术范围内。

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