制造半导体装置的方法
阅读：695发布：2020-05-08
专利汇可以提供制造半导体装置的方法专利检索，专利查询，专利分析的服务。并且制造 半导体 装置的方法。本文中可以提供一种制造半导体装置的方法，该方法包括通过穿过层叠物并具有不同深度的狭缝，利用线图案替换层叠物的牺牲层的步骤。，下面是制造半导体装置的方法专利的具体信息内容。
1.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠物；
形成从所述层叠物的顶表面穿入到所述层叠物中达第一深度的第一狭缝以及从所述层叠物的所述顶表面穿入到所述层叠物中达第二深度的第二狭缝；
通过具有不同深度的所述第一狭缝和所述第二狭缝来去除所述层叠物的牺牲层；以及通过所述第一狭缝和所述第二狭缝，利用彼此分开的线图案填充已经去除了所述牺牲层的区域。
2.根据权利要求1所述的方法，
其中，所述层叠物包括交替地层叠的层间绝缘层和所述牺牲层，
其中，所述层间绝缘层和所述牺牲层被划分为第一层叠物图案和第二层叠物图案，其中，所述第一层叠物图案被设置在所述第一狭缝下方并且延伸以与所述第一狭缝交叠，并且
其中，所述第二层叠物图案被设置在所述第一层叠物图案上方并且通过所述第一狭缝彼此分开。
3.根据权利要求2所述的方法，其中，所述线图案包括：
字线，所述字线形成在所述牺牲层当中的包括在所述第一层叠物图案中的第一牺牲层已经被去除的区域中；以及
第一选择线，所述第一选择线形成在所述牺牲层当中的包括在所述第二层叠物图案中的第二牺牲层已经被去除的区域中。
4.根据权利要求3所述的方法，其中，所述线图案包括：
第二选择线，所述第二选择线形成在所述牺牲层当中的包括在所述第一层叠物图案中的第一牺牲层已经被去除的区域中。
5.根据权利要求2所述的方法，该方法还包括以下步骤：
形成穿过所述层叠物的沟道结构，
其中，由所述第一层叠物图案共享的所述沟道结构被划分成由相应的第二层叠物图案包围的沟道组。
6.根据权利要求1所述的方法，其中，所述线图案中的每一个由导电材料形成。
7.根据权利要求1所述的方法，其中，所述第二狭缝被形成为穿入所述层叠物达所述第二深度，从而穿过所述层叠物。
8.根据权利要求1所述的方法，其中，所述第一深度小于所述第二深度。
9.根据权利要求1所述的方法，其中，所述线图案中的每一个包含钨。
10.一种制造半导体装置的方法，该方法包括以下步骤：
形成第一层叠物；
在所述第一层叠物上形成第二层叠物；
形成穿过所述第一层叠物和所述第二层叠物中的至少一个的狭缝，使得穿过所述第二层叠物的狭缝的数量大于穿过所述第一层叠物的狭缝的数量；
通过所述狭缝去除所述第一层叠物的第一牺牲层和所述第二层叠物的第二牺牲层；以及
通过所述狭缝利用线图案填充已经去除了所述第一牺牲层和所述第二牺牲层的区域。
11.根据权利要求10所述的方法，
其中，所述第一层叠物包括交叠地层叠的第一层间绝缘层和所述第一牺牲层，其中，所述第二层叠物包括交替地层叠的第二层间绝缘层和所述第二牺牲层。
12.根据权利要求10所述的方法，其中，所述线图案由导电材料形成。
13.根据权利要求10所述的方法，该方法还包括以下步骤：
形成穿过所述第一层叠物和所述第二层叠物的沟道结构，
其中，所述狭缝彼此相邻设置，在所述狭缝之间具有一排或更多排所述沟道结构。
14.根据权利要求10所述的方法，其中，所述狭缝包括：
第一狭缝，所述第一狭缝穿过所述第二层叠物；以及
第二狭缝，在彼此相邻设置的所述第二狭缝之间具有至少一个所述第一狭缝，并且所述第二狭缝穿过所述第二层叠物和所述第一层叠物。
15.根据权利要求10所述的方法，其中，所述线图案包含钨。
制造半导体装置的方法
技术领域
[0001] 本公开的各个实施方式总体上涉及制造半导体装置的方法，并且更具体地，涉及一种制造三维半导体存储器装置的方法。
背景技术
[0002] 通常，半导体装置可以包括具有多个存储器单元的存储器单元阵列。存储器单元阵列可以包括以各种结构布置的存储器单元。为了提高半导体装置的集成度，可以在基板上三维地布置存储器单元。在制造三维半导体装置时，可以使用通过将多个材料层层叠而形成的层叠物。发明内容
[0003] 本公开的一个实施方式可以提供一种制造半导体装置的方法，该方法包括以下步骤：形成层叠物；形成从所述层叠物的顶表面穿入到所述层叠物中达第一深度的第一狭缝以及从所述层叠物的所述顶表面穿入到所述层叠物中达第二深度的第二狭缝；通过具有不同深度的所述第一狭缝和所述第二狭缝去除所述层叠物的牺牲层；以及通过所述第一狭缝和所述第二狭缝，利用彼此分开的线图案填充已经去除了所述牺牲层的区域。
[0004] 本公开的一个实施方式可以提供一种制造半导体装置的方法，该方法包括以下步骤：形成第一层叠物；在所述第一层叠物上形成第二层叠物；形成穿过所述第一层叠物和所述第二层叠物中的至少一个的狭缝，使得穿过所述第二层叠物的狭缝的数量大于穿过所述第一层叠物的狭缝的数量；通过所述狭缝去除所述第一层叠物的第一牺牲层和所述第二层叠物的第二牺牲层；以及通过所述狭缝利用线图案填充已经去除了所述第一牺牲层和所述第二牺牲层的区域。附图说明
[0005] 图1A和图1B是示意性地例示根据实施方式的半导体装置的框图。
[0006] 图2是示意性地例示根据一个实施方式的截面图。
[0007] 图3A和图3B是例示根据一个实施方式的半导体装置的布局的平面图。
[0008] 图4A和图4B是例示根据一个实施方式的半导体装置的截面图。
[0009] 图5A至图5C是例示根据实施方式的设置在栅极层叠物下方的各种下结构的截面图。
[0010] 图6A至图6F是例示根据一个实施方式的制造半导体装置的方法的截面图。
[0011] 图7是例示根据一个实施方式的存储器系统的配置的框图。
[0012] 图8是例示根据一个实施方式的计算系统的配置的框图。
具体实施方式
[0013] 现在将参照附图在下文中描述实施方式的示例；然而，它们可以以不同的形式具体实现并且不应该被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以为了使得本公开将是彻底的且完整的，并且将向本领域技术人员充分地传达实施方式的示例的范围。
[0014] 在附图中，为了例示清楚，可能夸大了尺寸。将理解的是，当一个元件被称为“在”两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
[0015] 在下文中，将参照附图描述实施方式。这里参照作为实施方式(和中间结构)的示意图示的截面图示来描述实施方式。因此，将预期到由于例如制造技术和/或容差而导致图示形状的变化。因此，实施方式不应该被解释为限于本文所例示的区域的特定形状，而是可以包括例如由制造导致的形状偏差。在附图中，为了清楚起见，可能夸大了层和区域的长度和大小。相似的附图标记在附图中表示相似的元件。
[0016] 诸如“第一”和“第二”这样的术语可以用于描述各种组件，但是它们不应该限制所述各种组件。这些术语仅用于将一个组件和其它组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件等。此外，“和/或”可以包括所提及的组件中的任何一个或组合。
[0018] 此外，除非另外定义，否则本说明书中使用的包括技术术语和科学术语的所有术语均具有与相关领域技术人员通常理解的含义相同的含义。常用词典中定义的术语应该被解释为具有与在相关领域的背景下所解释的含义相同的含义，并且除非在本说明书中另外清楚地定义，否则不应该被解释为具有理想的或过于正式的含义。
[0019] 也应注意，在本说明书中，“连接/联接”指代一个组件不仅直接联接另一组件，而且通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”指代一个组件在没有中间组件的情况下直接联接另一组件。
[0020] 本公开的各个实施方式涉及一种能够容易地用线图案替换层叠物的牺牲层的半导体装置的制造方法。
[0021] 图1A和图1B是示意性地例示根据实施方式的半导体装置的框图。
[0022] 参照图1A和图1B，根据本公开的实施方式的半导体装置各自可以包括设置在基板SUB上方的外围电路结构PC和单元阵列CAR。
[0024] 单元阵列CAR可以包括多个存储块。每个存储块可以包括多个单元串。每个单元串可以电联接到位线、源线、字线和选择线。每个单元串可以包括彼此串联联接的存储器单元和选择晶体管。每条选择线可以用作与其对应的选择晶体管的栅极。每条字线可以用作与其对应的存储器单元的栅极。
[0025] 外围结构PC可以包括与单元阵列CAR电联接的NMOS晶体管、PMOS晶体管、电阻器和电容器。NMOS晶体管和PMOS晶体管、电阻器和电容器可以用作形成行解码器、列解码器、页缓冲器和控制电路的元件。
[0026] 如图1A所示，外围电路结构PC可以被设置在基板SUB的不与单元阵列CAR交叠的部分上。
[0027] 如图1B所示，外围电路结构PC可以被设置在单元阵列CAR和基板SUB之间。在一个实施方式中，由于外围电路结构PC与单元阵列CAR交叠，因此可以减小安装单元阵列CAR和外围结构PC所需的基板SUB的表面积。
[0028] 图2是示意性地例示根据一个实施方式的截面图。图2所示的外围结构可以被包括在图1A所示的外围结构中或者被包括在图1B所示的外围结构中。
[0029] 参照图2，外围结构PC可以包括外围栅极PG、外围栅极绝缘层PGI、结Jn、外围电路线PCL和外围接触插塞PCP。
[0030] 外围栅极PG可以用作外围电路结构PC的NMOS晶体管和PMOS晶体管的栅极。外围栅极绝缘层PGI可以被设置在每个外围栅极PG与基板SUB之间。
[0031] 结Jn可以是通过将n型或p型杂质注入到基板SUB的有源区域而限定的区域，并且可以被设置在每个外围栅极PG的相反两侧并且用作源极结和漏极结。基板SUB的有源区域可以通过形成在基板SUB中的隔离层ISO来划分。隔离层ISP可以由绝缘材料形成。
[0032] 外围电路线PCL可以通过外围接触插塞PCP电联接到外围电路结构PC的电路。
[0033] 外围电路绝缘层PIL可以覆盖外围电路结构PC的电路、外围电路线PCL和外围接触插塞PCP。外围电路绝缘层PIL可以包括以多层结构层叠的绝缘层。
[0034] 图3A和图3B是例示根据一个实施方式的半导体装置的布局的平面图。图3A和图3B中所示的结构中的每一个都可以被包括在图1A或图1B所示的单元阵列CAR中。
[0035] 参照图3A和图3B，根据一个实施方式的半导体装置可以包括选择层叠物SET和单元层叠物CET。图3A例示了选择层叠物SET的布局，图3B例示了单元层叠物CET的布局。图3A中所示的选择层叠物SET可以被设置在图3B所示的单元层叠物CET的上方或者下方。
[0036] 选择层叠物SET和单元层叠物CET可以形成存储块BLK。每个存储块BLK可以包括至少一个单元层叠物CET和两个或更多个选择层叠物SET。
[0037] 选择层叠物SET可以通过第一狭缝S1和第二狭缝S2彼此分开。可以在沿着第一水平方向X彼此相邻的第二狭缝S2之间形成至少一个第一狭缝S1。例如，可以在沿着第一水平方向X彼此相邻的第二狭缝S2之间形成一个第一狭缝S1。另选地，可以在彼此相邻的第二狭缝S2之间形成沿着第一水平方向X布置的两个或更多个第一狭缝S1。第二狭缝S2可以形成在存储块BLK之间的相应边界中。
[0038] 第二狭缝S2可以延伸到单元层叠物CET之间的空间中。单元层叠物CET中的每一个可以在彼此相邻的第二狭缝S2之间沿着第一水平方向X延伸，并且可以与至少一个第一狭缝S1交叠。
[0039] 选择层叠物SET和单元层叠物CET中的每一个可以在彼此交叉的第一水平方向X和第二水平方向Y上延伸。选择层叠物SET和单元层叠物CET中的每一个可以包括在第一方向Z上层叠的线图案。第一方向Z可以是与第一水平方向X和第二水平方向Y垂直交叉的方向。线图案可以包括层间绝缘层和导电图案。下面将参照图4A描述层间绝缘层和导电图案的层叠结构。
[0040] 第一狭缝S1和第二狭缝S2中的每一个可以在第二水平方向Y上延伸。可以在每个第二狭缝S2的相反两侧设置沟道结构CH。每个沟道结构CH可以沿着第一方向Z延伸并穿过选择层叠物SET和单元层叠物CET。设置在彼此相邻的第二狭缝S2之间的沟道结构CH可以被第一狭缝S1划分成多个沟道组(例如，GR1至GR4)。换句话说，每个存储块BLK可以包括由与存储块BLK中的一个对应的单元层叠物CET共享的两个或更多个沟道组GR1至GR4。由单个单元层叠物CET共享的沟道组GR1至GR4可以由通过至少一个第一狭缝S1彼此分开的相应选择层叠物SET单独控制。各个沟道组GR1、GR2、GR3或GR4可以包括一排或更多排沟道结构CH。在一个实施方式中，可以在彼此相邻的第二狭缝S2之间设置十六排沟道结构CH。在其它实施方式中，可以在彼此相邻的第二狭缝S2之间设置比十六排更多或更少的排的沟道结构CH。
[0041] 根据上述结构，由各个选择层叠物SET共享的沟道结构CH的数量可以小于由各个单元层叠物CET共享的沟道结构CH的数量。
[0042] 第一狭缝S1和第二狭缝S2中的每一个可以沿着第二水平方向Y线性地延伸。然而，本公开不限于此。在一个实施方式中，第一狭缝S1中的每一个可以被形成为Z字形形状。在一个实施方式中，第一狭缝S1中的每一个可以被形成为波浪形状。
[0043] 每个第一狭缝S1的宽度可以与每个第二狭缝S2的宽度不同。例如，相对于第一水平方向X，每个第一狭缝S1可以比每个第二狭缝S2窄。
[0044] 沟道结构CH可以以Z字形方式布置。然而，本公开不限于此。在一个实施方式中，沟道结构CH可以在第一水平方向X和第二水平方向Y上彼此平行布置。多层膜ML可以被设置在每个沟道结构CH和对应的单元层叠物CET之间。多层膜ML可以延伸到沟道结构CH和对应的选择层叠物SET之间的空间中。
[0045] 图4A和图4B是例示根据一个实施方式的半导体装置的截面图。
[0046] 图4A例示了图3A所示的选择层叠物SET和图3B所示的单元层叠物CET的层叠结构。图4A是沿着图3A和图3B中的每一个中所示的线I-I'截取的存储块的截面图。尽管以下附图例示了选择层叠物SET被设置在单元层叠物CET上方的情况，但是本公开不限于此。在一个实施方式中，选择层叠物SET可以被设置在单元层叠物CET下方。
[0047] 参照图4A，根据一个实施方式的半导体装置可以包括栅极层叠物GST。栅极层叠物GST可以包括在第一方向Z上交替地层叠的层间绝缘层ILD和导电图案CP。层间绝缘层ILD和导电图案CP中的每一个可以是在图3A和图3B所示的第二水平方向Y上延伸的线图案。
[0048] 栅极层叠物GST可以包括单元层叠物CET和选择层叠物SET，选择层叠物SET层叠在单元层叠物CET上并且在水平方向上彼此间隔开。换句话说，层间绝缘层ILD和导电图案CP可以被划分成形成单元层叠物CET的图案和形成选择层叠物SET的图案。
[0049] 第一狭缝S1可以形成在栅极层叠物GST中。第一狭缝S1可以将栅极层叠物GST中所包括的选择层叠物SET彼此分开。栅极层叠物GST的边界可以由第二狭缝S2限定。第二狭缝S2可以沿着第一方向Z延伸，以限定单元层叠物CET的侧壁。第二狭缝S2可以延伸到选择层叠物SET所设置的高度。因此，第二狭缝S2可以限定选择层叠物SET的与第二狭缝S2相邻的侧部层叠物的侧壁。
[0050] 第一狭缝S1可以填充有第一垂直结构VS1。第二狭缝S2可以填充有第二垂直结构VS2。第一垂直结构VS1可以包含绝缘材料。第二垂直结构VS2可以包含绝缘材料，或者可以包括垂直导电图案和沿着垂直导电图案的侧壁延伸的绝缘层。
[0051] 第一狭缝S1和第一垂直结构VS1可以穿过栅极层叠物GST的导电图案CP当中的设置在最上层中的至少一个图案。然而，本公开不限于此。例如，第一狭缝S1和第一垂直结构VS1可以穿过栅极层叠物GST的导电图案CP当中的、设置在最上层中的图案和在最上面的图案下方依次设置的一个或更多个图案。导电图案CP的多个图案可以延伸以与第一狭缝S1和第一垂直结构VS1交叠，而不被第一狭缝S1和第一垂直结构VS1贯穿。未被第一狭缝S1和第一垂直结构VS1贯穿的导电图案CP可以被限定为第一图案CP1。被第一狭缝S1和第一垂直结构VS1贯穿并因此彼此分开的导电图案CP可以被限定为第二图案CP2。可以通过将导电图案CP的最上面的导电图案划分成两个或更多个部分来限定第二图案CP2。另选地，可以通过将导电图案CP当中的从最上层起朝向第一图案CP1依次设置的两个或更多个导电图案中的每一个划分成两个或更多个部分来限定第二图案CP2。
[0052] 第一图案CP1、第二图案CP2和层间绝缘层ILD中的每一个可以包围穿过栅极层叠物GST的沟道结构CH。可以在每个沟道结构CH和栅极层叠物GST之间设置多层膜ML。多层膜ML可以沿着对应的沟道结构CH的侧壁延伸。本公开的实施方式不限于此。尽管未例示，但是在一个实施方式中，多层膜ML可以被设置在导电图案CP的面对沟道结构CH的相应侧壁上，并且可以沿着每个导电图案CP和与该导电图案CP相邻的层间绝缘层ILD之间的界面延伸。在一个实施方式中，多层膜ML可以具有朝向第一狭缝S1或第二狭缝S2开口的C形横截面结构。
[0053] 导电图案CP中的每一个可以包括硅层、金属硅化物层、金属层和金属氮化物层中的至少任一个。为了实现低电阻布线，每个导电图案CP可以包含诸如钨(W)这样的金属。在一个实施方式中，为了防止每个导电图案CP与对应的相邻层间绝缘层ILD或多层膜ML直接接触，可以进一步形成阻挡层(未示出)。阻挡层可以由金属氮化物层形成。例如，阻挡层可以包括钛氮化物层、钨氮化物层或钽氮化物层。
[0055] 图4B是图4A中所示的A部分的放大截面图。
[0056] 参照图4B，沟道结构CH可以包括半导体层SE。在一个实施方式中，半导体层SE可以由硅层形成。半导体层SE可以在多层膜ML的内表面上共形地形成，或者可以被形成为使得多层膜ML的中部区域完全被半导体层SE填充。
[0057] 如图4B所示，在半导体层SE被共形地形成在多层膜ML的内表面上的情况下，沟道结构CH还可以包括填充半导体层SE的中部区域的芯绝缘层CO和封盖图案CAP。芯绝缘层CO的高度可以低于半导体层SE的高度。封盖图案CAP可以被半导体层SE的比芯绝缘层CO进一步突出的上端包围，并且可以被设置在芯绝缘层CO上。封盖图案CAP与半导体层SE接触。封盖图案CAP可以由掺杂有杂质的半导体层形成。在一个实施方式中，封盖图案CAP可以由包含n型杂质的掺杂硅层形成。
[0058] 多层膜ML可以沿着沟道结构CH的侧壁延伸。多层膜ML可以包括包围沟道结构CH的隧道绝缘层TI、包围隧道绝缘层TI的数据储存层DL以及包围数据储存层DL的阻挡绝缘层BI。
[0059] 数据储存层DL可以由电荷捕获层、包括导电纳米点的材料层或相变材料层形成。
[0060] 数据储存层DL可以存储利用由图4A中所示的沟道结构CH与导电图案CP当中的用作字线的第一图案CP1中的每一个之间的电压差引起的福勒-诺得海姆隧穿(Fowler-Nordheim tunneling)而改变的数据。为此，数据储存层DL可以由能够捕获电荷的硅氮化物层形成。
[0061] 数据储存层DL可以基于福勒-诺得海姆隧穿之外的操作原理存储数据。例如，数据储存层DL可以由相变材料层形成，并且响应于相变而存储数据。
[0062] 阻挡绝缘层BI可以包括能够阻挡电荷的氧化物层。隧道绝缘层TI可以由能够进行电荷隧穿的硅氧化物层形成。
[0063] 如图4A所示，选择层叠物SET和沟道结构CH之间的多层膜ML可以用作栅极绝缘层。
[0064] 图5A至图5C是示例根据实施方式的设置在栅极层叠物下方的各种下结构的截面图。图4A中所示的栅极层叠物可以应用于图5A至图5C中的每一个中所示的栅极层叠物。图4A中所示的栅极层叠物可以与图5A至图5C中的每一个中所示的栅极层叠物的上端对应。图
4A中所示的沟道结构可以与图5A至图5C中的每一个中所示的沟道结构的上端对应。
4A中所示的沟道结构可以与图5A至图5C中的每一个中所示的沟道结构的上端对应。
[0065] 参照图5A至图5C，可以在栅极层叠物GST下方设置掺杂半导体层10、20或30。掺杂半导体层10、20或30可以用作源区。用作源区的掺杂半导体层10、20或30可以包括源掺杂剂。例如，源掺杂剂可以包括n型杂质。如图5A和图5B中所示，掺杂半导体层10或20可以由单层形成。如图5C中所示，掺杂半导体层30可以包括依次层叠的两个或更多个层30A、30B和30C。
[0066] 在一个实施方式中，图5A至图5C中所示的掺杂半导体层10、20和30A中的每一个可以通过将杂质注入到图1A中所示的基板SUB的表面中来形成，或者可以通过在基板SUB上沉积至少一个掺杂硅层来形成。在一个实施方式中，图5A至图5C中所示的掺杂半导体层10、20和30A至30C中的每一个可以通过在图1B中所示的基板SUB上形成绝缘层，然后在绝缘层上沉积至少一个掺杂硅层来形成。
[0067] 图5A至图5C中所示的每个栅极层叠物GST可以包括已经参照图4A描述的导电图案CP和层间绝缘层ILD。
[0068] 在一个实施方式中，如图5A和图5C中所示，可以在每个栅极层叠物GST与掺杂半导体层10或30之间不设置任何其它结构。在一个实施方式中，穿过每个栅极层叠物GST的沟道结构CH可以与掺杂半导体层10或30直接接触。
[0069] 在一个实施方式中，如图5B中所示，可以在每个栅极层叠物GST与掺杂半导体层20之间进一步形成下层叠物LST。在一个实施方式中，穿过每个栅极层叠物GST的沟道结构CH可以经由穿过下层叠物LST的下沟道结构LPC联接到掺杂半导体层20。
[0070] 参照图5A，参照图4A描述的沟道结构CH可以延伸到掺杂半导体层10的上表面。包括在沟道结构CH中的半导体层SE的底表面可以与掺杂半导体层10的上表面直接接触。在一个实施方式中，包围沟道结构CH的多层膜ML被半导体层SE贯穿。已经参照图4A描述的层间绝缘层ILD和导电图案CP可以交替地设置在掺杂半导体层10上。
[0071] 栅极层叠物GST中的每一个的导电图案可以用作至少一条源极选择线SSL、字线WL和漏极选择线DSL。漏极选择线DSL可以被第一狭缝S1和第二狭缝S2划分，并且可以与图4A中所示的选择层叠物SET的第二图案CP2对应。字线WL可以与图4A中所示的单元层叠物CET的第一图案CP1对应。源极选择线SSL可以是包围沟道结构CH的下端的导电图案，并且可以被设置在掺杂半导体层10和字线WL之间的单层上或者被设置在彼此间隔开的两个或更多个层中的每一个上。源极选择线SSL可以与掺杂半导体层10和字线WL间隔开。
[0072] 彼此相邻的栅极层叠物GST可以通过第二狭缝S2彼此分开。包括在每个栅极层叠物GST中并且相对于水平方向彼此间隔开的漏极选择线DSL可以通过由绝缘材料形成的第一垂直结构VS1彼此隔离。第一狭缝S1可以被填充有第一垂直结构VS1。填充第二狭缝S2的第二垂直结构VS2可以延伸到掺杂半导体层10的上表面。
[0073] 参照图5B，参照图4A描述的沟道结构CH可以延伸到下沟道结构LPC的上表面。包括在沟道结构CH中的半导体层SE的底表面可以与下沟道结构LPC的上表面直接接触。在一个实施方式中，包围沟道结构CH的多层膜ML被半导体层SE贯穿。
[0074] 下沟道结构LPC的侧壁可以被栅极绝缘层GI包围。掺杂半导体层20可以与下沟道结构LPC的底表面接触。半导体层SE可以经由下沟道结构LPC联接到掺杂半导体层20。下沟道结构LPC可以通过以选择性外延生长方案生长半导体材料或者沉积半导体材料来形成。下沟道结构LPC可以包括n型杂质。可以以原位方案或离子注入方案将杂质掺杂到下沟道结构LPC中。
[0075] 下沟道结构LPC可以被下层叠物LST包围。下层叠物LST可以包括交替地层叠的至少一个下层间绝缘层LIL和至少一条源极选择线SSL。源极选择线SSL可以由与参照图4A所述的导电图案CP的材料相同的材料形成。下层间绝缘层LIL可以由与参照图4A所述的层间绝缘层ILD的材料相同的材料形成。源极选择线SSL可以被设置在掺杂半导体层20和每个栅极层叠物GST之间的单层上，或者被设置在彼此间隔开的两个或更多个层中的每一个上。
[0076] 每个栅极层叠物GST的导电图案可以用作字线WL和漏极选择线DSL。漏极选择线DSL可以被第一狭缝S1和第二狭缝S2划分，并且可以与图4A中所示的选择层叠物SET的第二图案CP2对应。字线WL可以与图4A中所示的单元层叠物CET的第一图案CP1对应。
[0077] 彼此相邻的栅极层叠物GST可以通过第二狭缝S2彼此分开。第二狭缝S2和填充第二狭缝S2的第二垂直结构VS2可以延伸到掺杂半导体层20的上表面。因此，下层叠物LST和另一相邻下层叠物LST可以通过第二狭缝S2彼此分开。包括在每个栅极层叠物GST中并且相对于水平方向彼此间隔开的漏极选择线DSL可以通过填充第一狭缝S1的第一垂直结构VS1彼此隔离。
[0078] 参照图5C，参照图4A描述的沟道结构CH可以延伸到掺杂半导体层30中。掺杂半导体层30可以包括依次层叠的第一层30A、第二层30B和第三层30C。第一层30A、第二层30B和第三层30C中的每一个可以由掺杂半导体层形成。在一个实施方式中，第一层30A、第二层30B和第三层30C中的每一个可以由掺杂硅层形成。
[0079] 沟道结构CH可以延伸到第一层30A中。沟道结构CH的半导体层SE可以与第二层30B直接接触。第二层30B可以朝向半导体层SE的侧壁突出，并且将多层膜划分成第一多层图案ML1和第二多层图案ML2。在一些情况下可以省略第三层30C。
[0080] 已经参照图4A所描述的层间绝缘层ILD和导电图案CP可以交替地设置在掺杂半导体层30上。图5C中所示的每个栅极层叠物GST的源极选择线SSL、字线WL和漏极选择线DSL可以被形成为与参照图5A所描述的结构相同的结构。
[0081] 彼此相邻的栅极层叠物GST可以通过第二狭缝S2彼此分开。包括在每个栅极层叠物GST中并且相对于水平方向彼此间隔开的漏极选择线DSL可以通过填充第一狭缝S1的第一垂直结构VS1彼此隔离。填充第二狭缝S2的第二垂直结构VS2可以穿过掺杂半导体层30的第三层30C并且延伸到掺杂半导体层30的第二层30B的上表面。
[0082] 根据参照图5A至图5C所描述的结构，存储器单元可以被形成在沟道结构CH和字线WL之间的交叉处。源极选择晶体管可以被形成在参照图5A至图5C所示的源极选择线SSL和沟道结构CH之间的交叉处，或者可以被形成在图5B所示的源极选择线SSL和下沟道结构LPC之间的交叉处。漏极选择晶体管可以被形成在图5A至图5C所示的漏极选择线DSL和沟道结构CH之间的交叉处。
[0083] 本公开的一个实施方式可以提供一种制造方法，在该制造方法中执行半导体装置制造工序，从而防止用于导电图案的导电材料或用于层间绝缘层的绝缘材料的引入被填充第一狭缝的第一垂直结构阻挡，从而有利于半导体装置制造工序。
[0084] 图6A至图6F是例示根据一个实施方式的制造半导体装置的方法的截面图。图6A至图6F是按工艺步骤的沿着图3A和图3B中的每一个中所示的线I-I'截取的截面图。
[0085] 参照图6A，形成被沟道结构CH贯穿的层叠物ST。层叠物ST可以被形成在掺杂半导体层上。形成层叠物ST的步骤可以包括形成第一层叠物ST1的步骤、在第一层叠物ST1上形成第二层叠物ST2的步骤以及形成穿过第二层叠物ST2和第一层叠物ST1的沟道结构CH的步骤。
[0086] 第一层叠物ST1可以包括在第一方向Z上交替地层叠的第一材料层101和第二材料层103。第一材料层101可以由与第二材料层103的材料不同的材料形成。
[0087] 第二层叠物ST2可以通过在第一方向Z上交替地层叠第三材料层111和第四材料层113来形成。第二层叠物ST2可以具有由包括至少一个第三材料层111和至少一个第四材料层113的两个或更多个层形成的层叠结构。例如，第二层叠物ST2可以包括具有第三材料层
111和第四材料层113的一对层，或者可以包括多个第三材料层111和多个第四材料层113。
111和第四材料层113的一对层，或者可以包括多个第三材料层111和多个第四材料层113。
[0088] 在一个实施方式中，可以在第一层叠物ST1的最上层上设置第一材料层101，可以在第二层叠物ST2的最下层上设置第三材料层111。第三材料层111可以由与第二材料层103的材料相同的材料形成。第四材料层113可以由与第一材料层101的材料相同的材料形成。
[0089] 在一个实施方式中，第一材料层101和第四材料层113可以被形成为用于层间绝缘层的绝缘材料。第二材料层103和第三材料层111可以是具有与第一材料层101和第四材料层113的蚀刻速率不同的蚀刻速率的牺牲层。例如，第一材料层101和第四材料层113可以由硅氧化物层形成，并且第二材料层103和第三材料层111可以由硅氮化物层形成。在一个实施方式中，在后续处理期间，第二材料层103和第三材料层111可以用导电图案替换，而第一材料层101和第四材料层113可以作为层间绝缘层保留。
[0090] 在一个实施方式中，第二材料层103和第三材料层111可以被形成为用于导电图案的导电材料。第一材料层101和第四材料层113可以是具有与第二材料层103和第三材料层111的蚀刻速率不同的蚀刻速率的牺牲层。例如，第二材料层103和第三材料层111可以是由掺杂硅层形成，并且第一材料层101和第四材料层113可以由未掺杂硅层形成。在一个实施方式中，在后续处理期间，第二材料层103和第三材料层111可以作为导电图案保留，而第一材料层101和第四材料层113可以用层间绝缘层替换。
[0091] 形成沟道结构CH的步骤可以包括形成穿过第二层叠物ST2和第一层叠物ST1的孔H的步骤以及用沟道结构CH填充孔H的步骤。形成沟道结构CH的步骤还可以包括在形成沟道结构CH之前，在每个孔H的表面上形成多层膜ML的步骤。在一个实施方式中，沟道结构CH可以被形成在多层膜ML上。多层膜ML和沟道结构CH中的每一个可以具有与参照图4B所描述的结构相同的结构。
[0092] 随后，可以通过对第二层叠物ST2进行蚀刻来形成如图3A所示排列的第一狭缝S1。每个第一狭缝S1可以在图3A所示的第二水平方向Y上延伸。每个第一狭缝S1可以以第一深度形成为穿过第二层叠物ST2但未穿入到第一层叠物ST1中。如图3A所示，可以在每个第一狭缝S1的相反两侧设置多排沟道结构CH。
[0093] 参照图6B，可以在层叠物ST上形成填充第一狭缝S1的掩模图案121。形成掩模图案121的步骤可以包括形成掩模层的步骤以及通过光刻工艺对掩模层图案化的步骤。在一个实施方式中，可以通过将碳层和氮氧化硅(SiON)层层叠来形成掩模层。在一个实施方式中，掩模层可以是旋涂碳(SOC)层。
[0094] 此后，可以通过经由使用掩模图案121作为蚀刻阻挡件的蚀刻工艺对层叠物ST进行蚀刻来形成如图3A和图3B所示排列的第二狭缝S2。
[0095] 每个第二狭缝S2可以以第二深度形成为穿过第二层叠物ST2和第一层叠物ST1。每个第二狭缝S2的第二深度大于每个第一狭缝S1的第一深度。换句话说，第一深度小于第二深度。
[0096] 第一层叠物ST1可以被第二狭缝S2划分成第一层叠物图案STP1。第二层叠物ST2可以被第二狭缝S2和第一狭缝S1划分成第二层叠物图案STP2。如图3A所示，可以在沿着第一水平方向X彼此相邻的第二狭缝S2之间设置至少一个第一狭缝S1。在一个实施方式中，可以在沿着第一水平方向X彼此相邻的第二狭缝S2之间形成一个第一狭缝S1。在一个实施方式中，可以在沿着第一水平方向X彼此相邻的第二狭缝S2之间形成两个或更多个第一狭缝S1。
[0097] 每个第一层叠物图案STP1可以在对应的第一狭缝S1下方水平地延伸并且与第一狭缝S1交叠。设置在每个第一层叠物图案STP1上并与其交叠的第二层叠物图案STP2可以通过与第一层叠物图案STP1交叠的至少一个第一狭缝S1彼此分开。由各个第一层叠物图案STP1共享的沟道结构CH可以被划分成被不同的第二层叠物图案STP2包围的沟道组GR1和GR2。
[0098] 在一个实施方式中，第二层叠物ST2可以被第一狭缝S1和第二狭缝S2贯穿，并且第一层叠物ST1可以被第二狭缝S2贯穿但不被第一狭缝S1贯穿。因此，穿过第二层叠物ST2的狭缝的数量可以大于穿过第一层叠物ST1的狭缝的数量。第二层叠物图案STP2的数量可以大于第一层叠物图案STP1的数量。每个第二层叠物图案STP2的宽度可以小于每个第一层叠物图案STP1的宽度。
[0099] 如图3A所示，可以在彼此相邻的第一狭缝S1和第二狭缝S2之间设置一排或更多排沟道结构CH。如图3A所示，可以在彼此相邻的第一狭缝S1之间设置一排或更多排沟道结构CH。
[0100] 参照图6C，可以去除参照图6B描述的掩模图案121以使第一狭缝S1敞开。由此，层叠物ST的第一材料层101、第二材料层103、第三材料层111和第四材料层113通过具有不同深度的第一狭缝S1和第二狭缝S2暴露。
[0101] 参照图6D，可以通过具有不同深度的第一狭缝S1和第二狭缝S2去除牺牲层。已经去除了牺牲层的区域可以被限定为层间空间131A和131B。
[0102] 例如，可以通过第一狭缝S1和第二狭缝S2去除在图6C所示的工序期间已经暴露的第二材料层103和第三材料层111。在一个实施方式中，层间空间131A和131B可以在沿着第一方向Z彼此相邻的第一材料层101之间、在沿着第一方向Z彼此相邻的第一材料层101和第四材料层113之间以及在沿着第一方向Z彼此相邻的第四材料层113之间敞开。然而，本公开不限于此。尽管未例示，但是在图6C中例示的第一材料层101和第四材料层113是牺牲层的情况下，可以去除第一材料层101和第四材料层113。
[0103] 层间空间131A和131B可以被划分成联接到第一狭缝S1的第一层间空间131A和与第一狭缝S1间隔开的第二层间空间131B。
[0104] 在比较示例中，在第一狭缝S1已经被绝缘材料填充之后，可以通过第二狭缝S2去除牺牲层。在这种情况下，由于填充第一狭缝S1的绝缘材料，导致无法从彼此相邻的第一狭缝S1之间的空间(如图3A所示)去除牺牲层。在本公开的一个实施方式中，在第一狭缝S1和第二狭缝S2全部敞开的同时去除牺牲层。因此，在本公开的一个实施方式中，即使第一狭缝S1彼此相邻，也可以容易地去除第一狭缝S1之间的牺牲层。
[0105] 参照图6E，可以通过第一狭缝S1和第二狭缝S2利用第五材料层141填充图6D中所示的层间空间131A和131B。
[0106] 在比较示例中，在第一狭缝S1已经被绝缘材料填充之后，可以通过第二狭缝S2形成第五材料层141。在这种情况下，由于填充第一狭缝S1的绝缘材料，导致第五材料层141无法被引入到彼此相邻的第一狭缝S1之间的空间(如图3A所示)中。在本公开的一个实施方式中，在第一狭缝S1和第二狭缝S2全部敞开的同时形成第五材料层141。因此，在本公开的一个实施方式中，即使第一狭缝S1彼此相邻，第五材料层141也可以被容易地被引入到第一狭缝S1之间的空间中。
[0107] 在一个实施方式中，在利用第五材料层141填充图6D所示的已经去除了图6C所示的第二材料层103和第三材料层111的层间空间131A和131B的情况下，第五材料层141可以是导电材料。导电材料可以包括金属、金属硅化物、金属氮化物和掺杂硅层中的任何一种。为了实现低电阻布线，导电材料可以包括诸如钨这样的低电阻金属。例如，如图3A所示，即使沟道结构CH可以被彼此相邻的第二狭缝S2之间所设置的第一狭缝S1划分成多个沟道组(例如，GR1至GR4)，也可以通过使用第一狭缝S1作为引入钨的通道，使第一狭缝S1之间的沟道组(GR2和GR3)被钨包围。
[0108] 尽管未例示，但是在一个实施方式中，可以用第五材料层141填充已经去除了形成为牺牲层的第一材料和第四材料的层间空间。在一个实施方式中，第五材料层141可以是用于层间绝缘层的绝缘材料。
[0109] 第五材料层141可以被形成为具有使得第一狭缝S1和第二狭缝S2中的每一个的中部区域保持敞开的厚度。
[0110] 参照图6F，可以对图6E所示的第五材料层141进行蚀刻以使得第五材料层141可以被划分成多个线图案。在一个实施方式中，在第五材料层141由导电材料形成的情况下，线图案可以是导电图案CP1和CP2。导电图案CP1和CP2可以与参照图4A描述的导电图案CP1和CP2对应。导电图案CP1和CP2可以包括第一图案CP1和第二图案CP2，第一图案CP1被充入到其中图6C所示的第一层叠物图案STP1的第二材料层103已经被去除的区域中，第二图案CP2被充入到其中图6C所示的第二层叠物图案STP2的第三材料层111已经被去除的区域中。第一图案CP1可以用作图5A至图5C所示的字线WL和源极选择线SSL。第二图案CP2可以用作图5A至图5C所示的漏极选择线DSL。
[0111] 此后，可以形成填充每个第一狭缝S1的第一垂直结构VS1和填充每个第二狭缝S2的第二垂直结构VS2。
[0112] 在一个实施方式中，为了更容易地用线图案替换相邻的第一狭缝S1之间的牺牲层，可以利用第一狭缝S1同时形成第一狭缝S1之间的线形开口和孔形开口中的至少一个。线形开口和孔形开口中的至少一个与第一狭缝S1一起可以用作利用线图案替换牺牲层所需的通道。
[0113] 在本公开的各个实施方式中，当穿过层叠物的部分的第一狭缝敞开时，可以通过将层叠物划分成层叠物图案的第二狭缝利用线图案替换层叠物的牺牲层。因此，第一狭缝可以用作利用线图案替换牺牲层所需的通道。因此，在本公开的各个实施方式中，可以容易地利用线图案替换层叠物的牺牲层。
[0114] 图7是例示根据一个实施方式的存储器系统1100的配置的框图。存储器系统1100可以包括上面讨论的半导体装置。
[0115] 参照图7，根据一个实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
[0116] 存储器装置1120可以是由多个存储芯片形成的多芯片封装件。
[0117] 存储器控制器1110可以控制存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器。CPU 1112可以执行用于存储器控制器1110的数据交换的整体控制操作。主机接口1113可以被提供有与存储器系统1100联接的主机的数据交换协议。此外，ECC 1114可以检测并校正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115可以与存储器装置1120接口连接。此外，存储器控制器1110还可以包括存储用于与主机进行接口连接的代码数据的只读存储器(ROM)等。
[0118] 上述存储器系统1100可以是存储卡或配备有存储器装置1120和存储器控制器1110的固态硬盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如以下各种接口协议中的一种与外部装置(例如，主机)通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件快速互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子(IDE)协议。
[0119] 图8是例示根据一个实施方式的计算系统1200的配置的框图。计算系统1200可以包括上面讨论的半导体装置。
[0120] 参照图8，根据一个实施方式的计算系统1200可以包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。如果计算系统1200是移动设备，则它还可以包括用于向计算系统1200提供工作电压的电池。还可以包括应用芯片组、相机图像处理器CIS、移动DRAM等。
[0121] 本说明书和附图中所公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而并非意图限制本公开的范围。对于本领域技术人员显而易见的是，除了所公开的实施方式之外，基于本公开的技术精神的各种实现方式是可能的。
[0122] 除非另外限定，否则本文中使用的包括技术术语和科学术语的所有术语都具有与本公开所属领域中的普通技术人员通常理解的含义相同的含义。将进一步理解的是，本文中使用的术语应该被解释为具有与其在本说明书和相关领域的上下文中的含义一致的含义，并且除非在本文中明确这样限定，否则将不以理想化或过于正式的含义解释。
[0123] 相关申请的交叉引用
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