具有每比特位2个存储单元的、具有公共字线的快速存取DRAM架构
专利汇可以提供具有每比特位2个存储单元的、具有公共字线的快速存取DRAM架构专利检索，专利查询，专利分析的服务。并且在系统中，1T DRAM 解码器 驱动字线，每个字线驱动原码DRAM存储单元和补码DRAM存储单元的使能晶体管；原码DRAM存储单元联接至原码位线，而补码DRAM存储单元联接至补码位线。差分感测 放大器 各自接收原码位线和补码位线。在写入和读取DRAM的方法中，提供具有公共字线的DRAM，公共字线向附接至原码位线和补码位线的原码存储单元和补码存储单元馈送 信号 。写入DRAM包括：将数据施加到原码位线及将补码数据施加到补码位线上；随后向所选择的字线供应脉冲以将数据写入到原码存储单元和补码存储单元中。读取需要向预充电线供应脉冲来重置原码位线和补码位线；选择单个字线以将原码存储单元和补码存储单元读取到原码位线和补码位线上；以及感测原码位线与补码位线之间的差异。，下面是具有每比特位2个存储单元的、具有公共字线的快速存取DRAM架构专利的具体信息内容。
1.具有单晶体管存储单元的动态随机存取存储器DRAM，所述DRAM包括：
解码器-驱动器，配置为驱动多个公共字线，所述多个公共字线中的每个公共字线联接至原码单晶体管DRAM存储单元和补码单晶体管DRAM存储单元的使能晶体管；
所述原码单晶体管DRAM存储单元各自联接到多个原码位线中原码位线；
所述补偿单晶体管DRAM存储单元各自联接到多个补码位线中的补码位线；
多个差分感测放大器，每个联接为接收所述多个原码位线中的原码位线并接收所述多个补码位线中的补码位线，所述原码位线和所述补码位线形成所述原码位线和所述补码位线的一对位线。
2.如权利要求1所述的DRAM，其中，每对位线的所述原码位线和所述补码位线配置为用与输入到所述DRAM的数据的单个比特位对应的原码数据和补码数据写入。
3.写入和读取动态随机存取存储器DRAM的方法，包括：
提供具有公共字线的DRAM，每个公共字线向附接至原码位线和补码位线的原码存储单元和补码存储单元馈送信号；
通过将数据施加到原码位线并将补码数据施加到补码位线来写入所述DRAM；
向所述公共字线中所选择的单个字线供应脉冲以将数据写入到联接至该字线的原码存储单元和补码存储单元中；
通过向预充电线供应脉冲以重置原码位线和补码位线来读取所述DRAM；
拉升所述公共字线中所选择的单个字线，以将所述原码存储单元和所述补码存储单元的存储单元电容器的电荷共享到所述原码位线和所述补码位线上；以及启用差分感测放大器以感测原码位线与补码位线之间的差异。
具有每比特位2个存储单元的、具有公共字线的快速存取DRAM
架构
技术领域
背景技术
具体实施方式
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