技术领域
[0001] 本
发明涉及计算机领域，更具体地说，涉及一种动态
随机存取存储器、内存管理方法、系统及存储介质。
背景技术
[0002] 目前，DRAM(Dynamic Random Access Memory，
动态随机存取存储器)技术获得巨大发展，主要应用的有同步动态随机接入存储器(SDRAM)、双倍
数据速率(DDR)SDRAM、第2代双倍数据速率(DDR2)SDRAM、第3代双倍数据速率(DDR3)SDRAM和第4代双倍数据速率(DDR4)SDRAM等多种类型。对于上述类型的DRAM，一般由内存
控制器和DRAM芯片(即内存颗粒)，CPU(central processing unit，中央处理单元)经由内存控制器向DRAM芯片发送控制命令，包括时钟
信号、命令
控制信号以及地址信号等，并通过上述控制命令控制对DRAM芯片进行数据信号的读写操作。
[0003] 在
计算机系统在执行程序时，由CPU执行的相关程序和数据需先放入DRAM中，在执行程序时CPU根据当前程序
指针寄存器的内容从DRAM取出指令并执行指令，然后再取出下一条指令并执行，如此循环下去直到程序结束指令时才停止执行。其工作过程就是不断地取指令和执行指令的过程，最后将计算的结果放入指令
指定的存储器地址中。
[0004] 然而，由于DRAM的成本较高，通常其存储容量有限，因此大部分程序存储在成本相对较低的
大容量存储设备中，例如
硬盘、固态硬盘等，在计算机运行时，CPU需将大容量存储设备中的数据搬移到DRAM，以及将DRAM的数据写入到大容量存储设备中。并且，因大容量存储设备与中央处理单元的交互速度均大大低于中央处理单元与DRAM的交互速度，因此大大影响了计算机系统的整体运行效率。
发明内容
[0005] 本发明要解决的技术问题在于，针对上述计算机系统中因中央处理单元与大容量存储装置交互速度影响运行效率的问题，提供一种动态随机存取存储器、内存管理方法、系统及存储介质。
[0006] 本发明解决上述技术问题的技术方案是，提供一种动态随机存取存储器，包括
电路基板以及集成到所述电路基板上的DRAM
芯片组、内存控制器、用于连接中央处理单元的第一
接口以及用于连接大容量存储装置的第二接口；所述内存控制器分别与所述DRAM芯片组和第一接口连接，并响应连接到所述第一接口的所述中央处理单元的读写
请求，从所述DRAM芯片组获取指令集并通过第一接口资料连接到所述中央处理单元以及将所述中央处理单元的执行结果数据写入到所述DRAM芯片组；
[0007] 所述内存控制器与所述第二接口连接，并在所述DRAM芯片组中等待所述中央处理单元读取的指令集符合预设条件时，通过所述第二接口从大容量存储装置获取所述DRAM芯片组中的指令集的后续指令集，并将所述后续指令集存储到所述DRAM芯片组。
[0008] 优选地，所述DRAM芯片组包括互为主映射区和备映射区的至少两个逻辑存储区，且所述中央处理单元当前读取的指令集所在的逻辑存储区为主映射区，其他逻辑存储区为备映射区；
[0009] 所述预设条件为：所述主映射区中等待读取的指令集的数量小于预设值，或者所述主映射区中等待读取的指令集在所述中央处理单元中执行的时间小于预设时间。
[0010] 优选地，所述内存控制器在所述DRAM芯片组中等待所述中央处理单元读取的指令集符合预设条件时，将通过所述第二接口从大容量存储装置获取的所述主映射区中指令集的后续指令集存储到备映射区；
[0011] 所述至少两个逻辑存储区根据所述中央处理单元中程序计数器所指定的程序位址切换主映射区和备映射区。
[0012] 优选地，所述两个逻辑存储区的大小相等，且所述内存控制器获取的后续指令集与所述逻辑存储区的大小相等；
[0013] 在将所述主映射区中指令集的后续指令集存储到备映射区之前，若所述备映射区的内容已被更新，所述内存控制器将所述备映射区中的内容写回到所述大容量存储装置的原地址。
[0014] 优选地，所述第一接口为DRAM接口，所述第二接口为PCIE接口，且所述大容量存储装置通过PCIE总线连接到所述第二接口。
[0015] 优选地，所述大容量存储装置由集成到所述电路基板上的大容量闪存芯片构成，且所述大容量闪存芯片通过所述第二接口连接到所述内存控制器。
[0016] 本发明
实施例还提供一种内存管理方法，所述内存包括DRAM芯片组，且所述内存通过第一接口与中央处理单元连接、通过第二接口与大容量存储装置连接，所述方法包括：
[0017] 响应所述中央处理单元的请求，将所述DRAM芯片组中存储的指令集发送通过所述第一接口资料连接到所述中央处理单元执行以及将所述中央处理单元的执行结果数据写入到所述DRAM芯片组；
[0018] 在所述DRAM芯片组中等待所述中央处理单元读取的指令集符合预设条件时，通过所述第二接口从大容量存储装置获取所述DRAM芯片组中指令集的后续指令集，并将所述后续指令集存储到所述DRAM芯片组。
[0019] 优选地，所述DRAM芯片组包括互为主映射区和备映射区的至少两个逻辑存储区，且当前向所述中央处理单元发送的指令集所在的逻辑存储区为主映射区，其他逻辑存储区为备映射区，且所述至少两个逻辑存储区根据所述中央处理单元中程序计数器所指定的程序位址切换主映射区和备映射区；
[0020] 所述预设条件为：所述主映射区中等待读取的指令集的数量小于预设值，或者所述主映射区中等待读取的指令集在所述中央处理单元中执行的时间小于预设时间；
[0021] 所述通过所述第二接口从大容量存储装置获取所述DRAM芯片组中指令集的后续指令集，并将所述后续指令集存储到所述DRAM芯片组，包括：
[0022] 通过所述第二接口从大容量存储装置获取所述主映射区中指令集的后续指令集，并将所述后续指令集存储到备映射区；
[0023] 在将所述主映射区中指令集的后续指令集存储到备映射区之前，若所述备映射区的内容已被更新，将所述备映射区中的内容写回到所述大容量存储装置的原地址。
[0024] 本发明还提供一种计算机系统，包括中央处理单元、动态随机存取存储器，且所述动态随机存取存储器包括电路基板以及集成到所述电路基板上的DRAM芯片组、内存控制器、用于连接中央处理单元的第一接口以及用于连接大容量存储装置的第二接口，所述内存控制器包括存储单元、处理单元以及存储在所述存储单元中并可在所述处理单元上运行的
计算机程序，所述处理单元执行所述计算机程序时实现如上所述内存管理方法的步骤。
[0025] 本发明还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现如上所述内存管理方法的步骤。
[0026] 本发明的动态随机存取存储器、内存管理方法、系统及存储介质，通过内存控制器直接根据中央处理单元正在执行的指令集更新DRAM芯片组中的内容，从而中央处理单元无需与大容量存储装置交互，使得中央处理单元可始终处于高效运行状态，适用于
云计算等领域，可大大提高系统的运行效率。
附图说明
[0027] 图1是本发明实施例提供的动态随机存取存储器的示意图；
[0028] 图2是本发明实施例提供的动态随机存取存储器与中央处理单元及大容量存储装置交互的示意图；
[0029] 图3是本发明实施例提供的内存管理方法的流程示意图。
具体实施方式
[0030] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0031] 如图1所示，是本发明实施例提供的动态随机存取存储器的示意图，该动态随机存取存储器可应用于计算机系统，例如云
服务器等，并用于暂存中央处理单元执行的程序以及数据。本实施例的动态随机存取存储器包括电路基板10以及集成到该电路基板10上的DRAM芯片组11、内存控制器12、第一接口13以及第二接口14。上述DRAM芯片组11具体可包括多个DRAM芯片颗粒。
[0032] 上述第一接口13可为DRAM接口，通过第一接口13，该动态随机存取存储器可与中央处理单元进行高速交互；第二接口14可为PCIE(peripheral component interconnect express，高速串行计算机扩展总线标准)接口，通过该第二接口14，动态随机存取存储器或内存控制器12可连接大容量存储装置，该大容量存储装置可以为SSD(Solid State Disk，固态硬盘)或HDD(Hard Disk Drive，机械硬盘)。
[0033] 在电路基板10内，内存控制器12分别与DRAM芯片组11及第一接口13连接，从而连接到第一接口13的中央处理单元可通过第一接口13及内存控制器12从DRAM芯片组11中读取指令集以及写入数据到DRAM芯片组11(具体地，中央处理单元可根据程序指针从DRAM芯片组11获取指令集并执行)；内存控制器12分别与DRAM芯片组11和第二接口14连接，并实现DRAM芯片组11与连接到第二接口14的大容量存储装置中数据的交互。具体地，在DRAM芯片组11中等待中央处理单元读取的指令集(即中央处理单元未读取的指令集，上述指令集可包括指令代码以及数据)符合预设条件时，内存控制器12通过第二接口14从大容量存储装置获取DRAM芯片组11中的指令集的后续指令集(包括指令代码以及数据)，并将后续指令集存储到DRAM芯片组11。
[0034] 上述动态随机存取存储器通过内存控制器12直接根据中央处理单元正在执行的指令集更新DRAM芯片组11中的内容，使得动态随机存取存储器可根据中央处理单元的运行状态自动更新，从而动态随机存取存储器的存储容量接近无限，中央处理单元无需与大容量存储装置交互，使得中央处理单元可始终处于高效运行状态，适用于云计算等对运算资源要求较高的领域，可大大提高系统的运行效率。
[0035] 在本发明的一个实施例中，结合图2所示，上述DRAM芯片组11包括互为主映射区和备映射区的两个逻辑存储区111，上述两个逻辑存储区111分别为DRAM芯片组11中的一段存储空间，并分别存储有供中央处理单元20处理的指令集，且中央处理单元20也将指令集的执行结果写入到上述逻辑存储区111。中央处理单元当前读取的指令集所在的逻辑存储区111为主映射区，另一逻辑存储区111为备映射区，且两个逻辑存储区111可根据中央处理单元20执行的跳转指令(即指令代码中的跳转代码)切换主映射区和备映射区。上述主映射区和备映射区中存储的指令集分别来自于大容量存储装置30，且其存储的指令集分别与大容量存储装置30中的某一段指令集对应，即主映射区和备映射区相当于大容量存储装置30的两个“窗口”，中央处理单元20可通过该两个“窗口”获取大容量存储装置30中存储的指令集。而“窗口”中展示的内容，则通过动态随机存取存储器的内存控制器12控制。
[0036] 具体地，中央处理单元20按照程序计数器(Program Counter)所指定的程序位址，通过第一接口13以及内存控制器12从主映射区获取指令集。在正常情况下，程序计数器每执行完一个指令集，自动将原位址+1，作为下一指令集的程序位址，从而中央处理单元20按照更新后的程序位址从主映射区获取下一指令集；若中央处理单元20执行跳转指令时，程序计数器按照跳转值n将原位址+n或-n，作为下一指令集的程序位址，中央处理单元20按照更新后的程序位址从主映射区获取下一指令集。当程序计数器所指定的程序位址位于备映射区时，则主映射区和备映射区完成切换。
[0037] 当然，在实际应用中，DRAM芯片组11可包括更多个逻辑存储区111，且其中一个逻辑存储区111为主映射区，其他逻辑存储区111为备映射区。
[0038] 具体地，内存控制器12可按以下方式更新DRAM芯片组11中的内容：当主映射区中等待中央处理单元读取的指令集的数量小于预设值，或者主映射区中等待读取的指令集在中央处理单元中执行的时间小于预设时间时，内存控制器12通过第二接口14从大容量存储装置获取DRAM芯片组11中的指令集的后续指令集，并将后续指令集存储到DRAM芯片组11(同时根据主映射区中指令集和更新后的备映射区中指令集调整指针，使中央处理单元可按照顺序读取指令集)。通过上述方式，动态随机存取存储器中的指令集可及时更新，从而不会影响中央处理单元的指令执行。
[0039] 优选地，内存控制器12可在DRAM芯片组11中等待中央处理单元20读取的指令集符合预设条件时，例如主映射区中等待中央处理单元读取的指令集的数量小于预设值，或者主映射区中等待读取的指令集在中央处理单元中执行的时间小于预设时间时，将通过第二接口14从大容量存储装置30获取的主映射区中指令集的后续指令集存储到备映射区。这样，通过控制预设条件，可在逻辑存储区111的容量较小时，也不会影响中央处理单元20的高效运行，节省DRAM芯片组11的资源。
[0040] 具体地，当DRAM芯片组11中等待中央处理单元读取的指令集不包含跳转指令，或者DRAM芯片组11中等待中央处理单元读取的指令集包含跳转指令且跳转指令所指向的指令集仍然在DRAM芯片组11内时，后续指令集以DRAM芯片组11的主映射区的最后一条指令的下一条指令为起始点；当DRAM芯片组11中等待中央处理单元读取的指令集包含跳转指令且上述跳转指令指向的指令集不在DRAM芯片组11是，后续指令集以上述跳转指令所指向的指令为起始点。
[0041] 为便于管理，上述两个逻辑存储区111的大小可相等(即存储空间相等)，且内存控制器12获取的后续指令集与逻辑存储区的大小相等。通过上述方式，可提高内存控制器12的存取效率。
[0042] 由于中央处理单元20在执行指令集时将执行结果写入到逻辑存储区111，因此在将主映射区中指令集的后续指令集存储到备映射区之前，若备映射区的内容已被更新(即中央处理单元20写入了指令集的执行结果)，内存控制器12需将备映射区中的内容(被中央处理单元20更新后的结果)写回到大容量存储装置30的原地址。即内存控制器12在将主映射区中指令集的后续指令集存储到备映射区之前，先判断备映射区的内容是否被更新，若未被更新，则直接将后续指令集存储到备映射区，否则先将备映射区中的内容(即更新后的内容)写回到大容量存储装置30的原地址，然后再将后续指令集存储到备映射区。
[0043] 在本发发明的一个实施例中，上述大容量存储装置可独立于动态随机存储器，且该大容量存储装置通过PCIE总线连接到第二接口14(当第二接口14为PCIE接口时)。此外，上述大容量存储装置可集成到动态随机存储器，例如大容量存储装置可由集成到电路基板10上的大容量闪存芯片构成，且该大容量闪存芯片通过第二接口14连接到内存控制器12，此时上述第二接口14可采用PCIE接口或其他高速接口，以提高数据吞吐效率。
[0044] 如图3所示，本发明实施例还提供一种内存管理方法，该内存可以为动态随机存储器，且该内存包括DRAM芯片组11，且该内存通过第一接口与中央处理单元连接、通过第二接口与大容量存储装置连接。本实施例的方法可由内存中的内存控制器执行，且该方法包括：
[0045] 步骤S31：响应中央处理单元的请求，将DRAM芯片组中存储的指令集发送到中央处理单元执行以及将中央处理单元的执行数据写入到DRAM芯片组。
[0046] 上述DRAM芯片组可包括互为主映射区和备映射区的两个逻辑存储区，当前向中央处理单元发送的指令集所在的逻辑存储区为主映射区，另一逻辑存储区为备映射区，且两个逻辑存储区根据中央处理单元执行的跳转指令切换主映射区和备映射区。当然，在实际应用中，DRAM芯片组11可包括更多个逻辑存储区111，且其中一个逻辑存储区111为主映射区，其他逻辑存储区111为备映射区。
[0047] 上述主映射区和备映射区中存储的指令集分别来自于大容量存储装置，且其存储的指令集分别与大容量存储装置中的某一段指令集对应，即主映射区和备映射区相当于大容量存储装置的两个“窗口”，中央处理单元可通过该两个“窗口”获取大容量存储装置中存储的指令集。而“窗口”中展示的内容，则通过动态随机存取存储器的内存控制器控制。
[0048] 步骤S32：在DRAM芯片组中等待中央处理单元读取的指令集符合预设条件时，通过第二接口从大容量存储装置获取所述DRAM芯片组中指令集的后续指令集，并将所述后续指令集存储到所述DRAM芯片组。
[0049] 上述预设条件可以为：主映射区中等待读取的指令集的数量小于预设值，或者主映射区中等待读取的指令集在所述中央处理单元中执行的时间小于预设时间。
[0050] 在上述步骤S32中，可通过第二接口从大容量存储装置获取主映射区中指令集的后续指令集，并将后续指令集存储到备映射区。并且，在将主映射区中指令集的后续指令集存储到备映射区之前，若备映射区的内容已被更新，则将备映射区中的内容写回到大容量存储装置的原地址。
[0051] 本实施例中的内存管理方法与上述图1对应实施例中的动态随机存取存储器属于同一构思，其具体实现过程详细见对应的动态随机存取存储器实施例，且动态随机存取存储器实施例中的技术特征在本方法实施例中均对应适用，这里不再赘述。
[0052] 本发明还提供一种计算机系统，包括中央处理单元、动态随机存取存储器，且动态随机存取存储器包括电路基板以及集成到所述电路基板上的DRAM芯片组、内存控制器、用于连接中央处理单元的第一接口以及用于连接大容量存储装置的第二接口，上述内存控制器包括存储单元、处理单元以及存储在所述存储单元中并可在处理单元上运行的计算机程序，且处理单元执行所述计算机程序时实现如图3所述内存管理方法的步骤。
[0053] 本实施例中的计算机系统与上述图1-2对应实施例中的动态随机存取存储器属于同一构思，其具体实现过程详细见对应的方法实施例，且方法实施例中的技术特征在本设备实施例中均对应适用，这里不再赘述。
[0054] 本发明实施例还提供一种计算机可读存储介质，该存储介质上存储有计算机程序，计算机程序被处理器执行时，实现如上所述内存管理方法的步骤。本实施例中的计算机可读存储介质与上述图1-2对应实施例中的内动态随机存取存储器属于同一构思，其具体实现过程详细见对应的方法实施例，且方法实施例中的技术特征在本设备实施例中均对应适用，这里不再赘述。
[0055] 应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本
申请实施例的实施过程构成任何限定。
[0056] 所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模
块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成。实施例中的各功能单元、模块可以集成在一个处理器中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用
硬件的形式实现，也可以采用
软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0057] 在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
[0058] 本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及
算法步骤，能够以
电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
[0059] 在本申请所提供的实施例中，应该理解到，所揭露的动态随机存取存储器、内存管理方法以及计算机系统，可以通过其它的方式实现。例如，以上所描述的动态随机存取存储器实施例仅仅是示意性的。
[0060] 另外，在本申请各个实施例中的各功能单元可以集成在一个处理器中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
[0061] 所述集成的模块/单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实现上述实施例方法中的全部或部分流程，也可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一计算机可读存储介质中，该计算机程序在被处理器执行时，可实现上述各个方法实施例的步骤。其中，所述计算机程序包括计算机程序代码，所述计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间形式等。所述计算机可读介质可以包括：能够携带所述计算机程序代码的任何实体或界面切换设备、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、
只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、电载波信号、电信信号以及软件分发介质等。需要说明的是，所述计算机可读介质包含的内容可以根据司法管辖区内立法和
专利实践的要求进行适当的增减，例如在某些司法管辖区，根据立法和专利实践，计算机可读介质不包括是电载波信号和电信信号。
[0062] 以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行
修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
