이이피롬 장치
专利汇可以提供이이피롬 장치专利检索，专利查询，专利分析的服务。并且PURPOSE: An EEPROM(electrically erasable and programmable read-only-memory) device is provided to eliminate the necessity of an additional exposure mask for forming a tunneling window and avoid aligning a precise position in an exposure process for forming the tunneling window by controlling the width of an active region and a floating gate in a memory transistor region. CONSTITUTION: A select transistor and a memory transistor are formed in each cell. A tunneling region where a real tunneling is formed is smaller than a region with a thin gate insulation layer in the memory transistor.，下面是이이피롬 장치专利的具体信息内容。
이이피롬 장치{EEPROM device}
본 발명은 이이피롬(EEPROM) 장치에 관한 것으로, 보다 상세하게는 터널링 영역을 정의하기 위한 노광 공정 없이 정확한 터널링 영역을 형성할 수 있는 이이피롬 장치에 관한 것이다.
이이피롬 소자는 디램과 달리 전원이 공급되지 않아도 기억된 데이타가 지워지지 않는 비휘발성 메모리의 하나이다. 이이피롬도 셀에 전하의 저장을 위한 플로팅 게이트를 가지고, 플로팅 게이트에 전하를 공급하기 위한 터널링 창을 가진다.터널링 창은 플로팅 게이트에 전하를 공급하기 위한 통로이므로 그 면적은 공급되는 전하의 량에 영향을 미치고, 플로팅 게이트에 축적된 전하의 량은 동작시의 전계에 영향을 준다.
이러한 이유로 이이피롬의 종류에 따라 이이피롬 설계시 터널링 창의 면적을 제한해야 할 경우가 있고, 이런 경우 활성 영역이나 워드 라인의 폭에 비해 작은 폭을 가지는 터널링 창 형성용 마스크를 별도로 준비해야 한다. 또한 터널링 창 형성을 위한 노광시 정확한 위치에 터널링 창을 형성하기 위해 정확한 노광 정렬이 요구되나 실행이 쉽지 않다는 문제가 있다.
도1은 종래의 이이피롬 가운데 셀에 메모리 트랜지스터와 선택 트랜지스터를 가지는 한 종류의 레이아웃도를 나타낸다.
도시된 바에 따르면, 선택 트랜지스터와 메모리 트랜지스터의 플로팅 게이트(13) 영역이 셀의 활성영역(11)에서 서로 연결되지 않으며, 선택 트랜지스터의 선택 게이트를 메모리 트랜지스터의 콘트롤 게이트(15)로 동시에 사용하고 있다. 이런 형태의 이이피롬에서 소자 온 상태에서의 셀 전류(on cell current)를 일정 수준으로 유지하기 위해서 터널링 창(19)의 폭 혹은 면적을 좁게 형성할 필요가 있다. 터널링 창(19)의 폭을 좁게 형성하려면 기존의 이이피롬 구조에서는 터널 영역의 하부에 이온주입을 실시하는 이온주입 공정에 사용되는 이온주입 마스크와 터널링 영역의 얇은 게이트 절연막을 형성하기 위한 식각 마스크를 공통으로 사용하기 어렵다.
또한, 기존의 이이피롬 구조에서는 좁은 면적의 터널링 영역을 형성하기 위한 식각 마스크를 활성 영역과 플로팅 게이트가 겹치는 영역에서 다른 이이피롬 구조와 정확한 상대거리를 가지도록 정렬 시켜야 한다. 그러나, 터널링 영역이 좁아지면서 이런 정확한 정렬 작업이 점차 어려워지는 문제가 있다.
본 발명은 상술한 종래 이이피롬 장치의 형성과정에서의 문제점을 해결할 수 있는 구조를 가지는 이이피롬 장치를 제공하는 것을 목적으로 한다.
즉, 본 발명은 형성 공정을 간단히 하고 이이피롬 내의 다른 구조와 상대적으로 정확한 위치에 터널링 창을 형성할 수 있는 구조를 가지는 이이피롬 장치를 제공하는 것을 목적으로 한다.
도1은 종래의 이이피롬 가운데 셀에 메모리 트랜지스터와 선택 트랜지스터를 가지는 한 종류의 레이아웃도를 나타낸다.
도2는 본 발명에 따라 형성된 이이피롬 장치의 일 실시예에 대한 레이아웃도이다.
도3 내지 도8은 도2와 같은 본 발명의 실시예를 형성하기 위한 공정의 중요 단계에서 메모리 트랜지스터 및 선택 트랜지스터를 잇는 방향으로 활성 영역의 단면을 나타낸 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 이이피롬 장치의 일 측면에 따르면, 각 셀에 선택 트랜지스터와 메모리 트랜지스터가 구비되고, 메모리 트랜지스터에서 게이트 절연막이 얇게 형성되는 영역보다 실제 터널링이 이루어지는 영역이 작게 형성됨을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 이이피롬 장치를 다른 관점에서 고려하면, 각 셀에 선택 트랜지스터와 메모리 트랜지스터가 구비되고, 채널 영역과 터널링이 이루어지는 영역이 일치하도록 채널 영역을 결정하는 플로팅 게이트의 폭과 활성영역의 폭 가운데 적어도 하나가 제한 형성된 것을 특징으로 한다.
본 발명에서 활성 영역의 폭이 제한 형성된다 함은 활성 영역의 폭이 선택 트랜지스터 부분에서의 폭보다 줄어든 형태로 이루어짐을 의미할 수 있다.
본 발명에서 플로팅 게이트는 선택 트랜지스터 영역과 메모리 트랜지스터 영역에서 서로 나란히 형성되며 활성 영역에서는 이격되나 소자 분리막 부분에서는 서로 연결되도록 형성되고, 메모리 트랜지스터의 콘트롤 게이트가 선택 트랜지스터의 선택 게이트와 일체로 형성될 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도2는 본 발명에 따라 형성된 이이피롬 장치의 일 실시예에 대한 레이아웃도이다.
도면에 따르면, 좌변에 위아래로 그리고 중앙에 좌측에서 우측으로 활성영역(21)이 존재하며, 활성 영역(21)은 메모리 트랜지스터 부분에서 폭이 줄어든 것을 볼 수 있다. 도면 가운데에는 폭이 서로 다른 플로팅 게이트(23)가 메모리 트랜지스터 부분과 선택 트랜지스터 부분에서 위에서 아래로 나란히 뻗어 있다. 메모리 트랜지스터 부분을 지나는 플로팅 게이트(23)의 폭은 도1의 종래 경우보다 줄어들어 선택 트랜지스터 부분을 지나는 플로팅 게이트(23)의 폭보다 작은 것을 볼 수 있다. 이들 플로팅 게이트(23)는 활성 영역(21) 위에서는 서로 이격되나 위쪽 소자 분리 영역에서 서로 연결되어 있다.
터널링 영역 저부에 이온주입을 하기 위한 이온주입 영역(27)이 메모리 트랜지스터 영역과 거의 중첩되도록 도1에서와 같은 스케일로 형성되어 있다. 본 실시예에서는 이온주입 마스크가 터널링용 게이트 절연막 형성을 위한 식각 마스크를 겸하게 되므로 이온주입 영역(27) 전체에서 게이트 절연막의 두께는 터널링이 이루어질 수 있도록 얇게 형성된다. 그러나 실제로 터널링이 이루어지는 영역은 폭이줄어든 활성 영역과 좁은 폭의 플로팅 게이트가 교차하는 영역에 한정된다.
도3 내지 도8은 도2와 같은 본 발명의 실시예를 형성하기 위한 공정의 중요 단계에서 메모리 트랜지스터 및 선택 트랜지스터를 잇는 방향으로 활성 영역의 단면을 나타낸 공정 단면도들이다.
도3을 참조하면, 기판(1)에 두꺼운 게이트 절연막(31)이 형성된다. 통상 이때 기판(1)에는 소자 분리막(미도시)이 형성되어 소자 분리가 이루어진 상태다.
도4를 참조하면, 기판(1)에서 터널링 영역 저부 기판에 이온주입을 실시하기 위한 이온주입 마스크로서 포토레지스트 패턴(41)이 형성된다. 그리고 포토레지스트 패턴(41)이 존재하는 상태에서 이온주입부(45)에 이온주입을 실시한다. 한편, 이 포토레지스트 패턴(41)을 식각 마스크로 사용하여 이온주입 영역(43)에서 두꺼운 게이트 절연막(31)을 식각으로 제거한다. 따라서, 본 발명에서는 터널링 창을 형성하기 위한 별도의 노광 공정이 생략될 수 있다. 식각과 이온주입 과정은 순서가 변경되어 이루어질 수 있다.
도5를 참조하면, 도4의 포토레지스트 패턴(41)을 애싱 혹은 스트립핑 등의 공정을 이용하여 제거한다. 그리고, 통상 열산화 공정을 실시하여 두꺼운 게이트 절연막(31)이 제거된 이온주입 영역에 터널링이 일어날 수 있는 얇은 게이트 절연막(47)을 형성한다.
도6을 참조하면, 도5의 상태에서 기판(1)에 폴리실리콘으로 제1 도전층을 형성하고 제1 도전층에 대한 패터닝을 통해 메모리 트랜지스터와 선택 트랜지스터의 플로팅 게이트(51,53)를 형성한다. 메모리 트랜지스터의 플로팅 게이트(51)는 형성폭이 좁아 얇은 게이트 절연막(47)이 형성된 이온주입 영역의 폭보다 폭이 좁게 형성되며, 동시에 선택 트랜지스터의 플로팅 게이트(53)보다 폭이 좁게 형성된다. 별도로 도시되지 않으나 기판(1)에 활성 영역에 셀의 소오스/드레인 형성을 위한 이온주입이 이루어질 수 있다.
도7을 참조하면, 플로팅 게이트가 형성된 기판 전면에 유전막(61)을 형성한다. 유전막(61)은 통상 ONO(oxide-nitride-oxid)막으로 형성되며 기타 다른 절연막을 사용하여 형성될 수 있다.
도8을 참조하면, 유전막(61) 위로 기판(1)에 폴리실리콘 등으로 제2 도전층을 형성한다. 제2 도전층에 대한 패터닝을 통해 선택 트랜지스터 부분과 메모리 트랜지스터 부분 전체에 걸쳐 이루어지며 콘트롤 게이트와 함께 선택 게이트의 역할을 하는 워드 라인(71)이 형성된다. 패터닝 전에 기판을 고르기 위한 CMP 작업이 이루어질 수 있다.
본 발명에 따르면, 메모리 트랜지스터 영역에서 활성 영역의 형성 폭과 플로팅 게이트의 형성 폭을 조절하여 이들이 겹치는 채널부가 곧 터널링 영역이 되게 하므로 터널링 창 형성을 위한 별도의 노광 마스크 형성 필요가 없고, 따라서, 터널링 창 형성을 위한 노광 공정에서 정확한 위치 정렬을 할 필요도 없어진다.
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