技术领域
[0001] 本
发明涉及一种包裹式存储器（bundled memory）和用于制造具有一外部输入输出总线的包裹式存储器的制造方法，尤其是涉及一种利用至少一个形成于多条
切割线的光罩层以形成耦接于任两个存储器晶粒的输入输出总线之间的电性连接部分的包裹式存储器和用于制造具有一外部输入输出总线的包裹式存储器的制造方法。
背景技术
[0002] 请参照图1，图1是为
现有技术说明具有多个存储器晶粒的晶片11和存储器晶粒12的放大结构的示意图，其中晶片11包含多个称为存储器晶粒12的重复单元。如图1所示，在晶片11中，存储器晶粒12是被隔离于其它晶粒，以及通过切割线13和邻近的存储器晶粒14分开。另外，存储器晶粒12和存储器晶粒14之间是没有
信号越过晶粒边界连接。
在晶片11制造完成后，晶片11是被切割成多个存储器晶粒（例如存储器晶粒12和存储器晶粒14）成为个别的存储器装置。如图1所示，在存储器晶粒12从晶片11被切割下来后，存储器晶粒12具有一输入输出
电路16和一组完整的
焊接衬垫17，以和外界电路沟通。
[0003] 然而，在晶片11制造完成后，存储器晶粒12和存储器晶粒14的存储深度（memory depth）和总线宽度（bus width）都已被限定。例如存储器晶粒12和存储器晶粒14的存储深度和总线宽度是为2Mx32bit。因此，现有技术所提供的存储器晶粒对于使用者而言，使用弹性不是很大。
发明内容
[0004] 本发明的一
实施例提供一种包裹式存储器。该包裹式存储器包含一
基板、一第一存储器晶粒、一第二存储器晶粒、一切割线和一电性连接部分。该第一存储器晶粒具有一第一输入输出总线，其中该第一存储器晶粒是形成于该基板之上；该第二存储器晶粒具有一第二输入输出总线，其中该第二存储器晶粒是形成于该基板之上；该切割线是形成于该第一存储器晶粒和第二存储器晶粒之间；该电性连接部分是形成于该切割线之上，用以电性连接该第一输入输出总线和该第二输入输出总线，其中该电性连接部分电性连接至一外部输入输出总线，且该外部输入输出总线的宽度是大于或等于该第一输入输出总线的宽度及该第二输入输出总线的宽度。
[0005] 本发明的另一实施例提供一种用于制造具有一外部输入输出总线的包裹式存储器的制造方法。该方法包含：提供一基板；形成多个存储器晶粒于该基板之上以及在该多个存储器晶粒之间形成多条切割线，其中每一存储器晶粒具有一输入输出总线；形成多组焊接衬垫在每一存储器晶粒的输入输出总线上；及形成至少一光罩层于该多条切割线以电性连接该多个存储器晶粒的该多组焊接衬垫，其中该外部输入输出总线电性连接于该至少一光罩层，且该外部输入输出总线是大于或等于该输入输出总线。
[0006] 本发明提供一种包裹式存储器和用于制造具有一外部输入输出总线的包裹式存储器的制造方法。该包裹式存储器和该制造方法是利用至少一个形成于多条切割线的光罩层以形成耦接于任两个存储器晶粒的输入输出总线之间的电性连接部分。因此，本发明所提供的包裹式存储器将不会受限于一存储器晶粒原始的存储深度和总线宽度，亦即本发明所提供的包裹式存储器可根据一使用者的需求，改变该包裹式存储器的存储深度和总线宽度。如此，相较于现有技术，本发明所提供的包裹式存储器对于该使用者而言，使用弹性很大。
附图说明
[0007] 图1是为现有技术说明具有多个存储器晶粒的晶片和存储器晶粒的放大结构的示意图；
[0008] 图2是为本发明的一实施例说明具有多个存储器晶粒的晶片以及存储器晶粒的放大结构的示意图；
[0009] 图3是为说明第一存储器晶粒、第二存储器晶粒与切割线的耦接部分的示意图；
[0010] 图4是为本发明的另一实施例说明具有多个存储器晶粒的晶片以及包裹式存储器的示意图；
[0011] 图5是为本发明的另一实施例说明一种用于制造具有一外部输入输出总线的包裹式存储器的制造方法的
流程图。
[0012] 附图标记
[0013]
具体实施方式
[0014] 请参照图2，图2是为本发明的一实施例说明具有多个存储器晶粒的一晶片101以及存储器晶粒的放大结构的示意图。如图2所示，晶片101包含多个重复可分离的存储器晶粒。晶片101是可为一
硅基板，以及多个存储器晶粒可根据常规
半导体制造工程形成在硅基板之上。如图2所示，每一存储器晶粒是通过一
水平切割线131和一垂直切割线141和相邻的其它存储器晶粒隔开。然而，在本发明的实施例中，一第一存储器晶粒121和一第二存储器晶粒122可结合在一起形成一包裹式存储器123，其中第一存储器晶粒121和第二存储器晶粒122是可为任何存储器晶粒，例如单倍
数据速率（Single-Data-Rate,SDR）存储器晶粒、双倍数据速率（Double-Data-Rate,DDR）存储器晶粒、第二代双倍数据速率（Double-Data-Rate Two,DDR2）存储器晶粒、第三代双倍数据速率（Double-Data-Rate Three,DDR3）存储器晶粒、第四代双倍数据速率（Double-Data-Rate Four,DDR4）存储器晶粒或其它存储器晶粒。如图2所示，第一存储器晶粒121的第一输入输出总线1211是电性连接于第二存储器晶粒122的第二输入输出总线1221，以及第一存储器晶粒121和第二存储器晶粒122之间的电性连接部分是形成在第一存储器晶粒121和第二存储器晶粒122之间的切割线15之上，其中该电性连接部分可电性连接至包裹式存储器123的外部输入输出总线，其中用以连接至包裹式存储器123的外部输入输出总线的一外部连结区可位于第二输入输出总线1221、第一输入输出总线1211或切割线15上的电性连接部分。第一存储器晶粒121的第一输入输出总线1211包含一第一
数据总线和一第一
地址总线，第二存储器晶粒122的第二输入输出总线1221包含一第二数据总线和一第二地址总线，包裹式存储器123的外部输入输出总线包含一外部数据总线和一外部地址总线，其中，该外部数据总线可大于或等于该第一数据总线及该第二数据总线，该外部地址总线可大于或等于该第一地址总线及该第二地址总线。举例而言，如果第一存储器晶粒121和第二存储器晶粒122的存储深度是为2M和总线宽度是为32位，且第一输入输出总线1211内的第一数据总线是电性连接于第二输入输出总线1221内的第二数据总线，则包裹式存储器123的存储深度是为4M和总线宽度是为32位。然而，如果第一输入输出总线1211内的第一地址总线是电性连接于第二输入输出总线1221内的第二地址总线，则包裹式存储器123的存储深度是为2M和总线宽度是为64位。
[0015] 在本发明的另一实施例中，第一存储器晶粒121的存储深度和总线宽度可不同于第二存储器晶粒122的存储深度和总线宽度。例如，第一存储器晶粒121的存储深度和总线宽度是为2M和32位，以及第二存储器晶粒122的存储深度和总线宽度是为4M和32位。因此，第一存储器晶粒121的第一数据总线电性连接第二存储器晶粒122的第二数据总线以形成一包裹式存储器后，包裹式存储器的存储深度和总线宽度是为6M和32位。另一方面，如果第一存储器晶粒121的存储深度和总线宽度是为2M和32位，以及第二存储器晶粒
122的存储深度和总线宽度是为2M和64位，则在第一存储器晶粒121的第一地址总线电性连接第二存储器晶粒122的第二地址总线以形成一包裹式存储器后，包裹式存储器的存储深度和总线宽度是为2M和96位。
[0016] 另外，形成在切割线15之上的电性连接部分是可为引线接合连接（wire bonding connection）、重新分配层（Redistribution layer,RDL）连接或其它可用半导体制造工程实现的连接方式。例如首先提供由多层光罩制作的具有多个重复可分离的存储器晶粒的晶片101。然后第一输入输出总线1211的焊接衬垫和第二输入输出总线1221的焊接衬垫各自形成在第一存储器晶粒121和第二存储器晶粒122之上。另外，至少一光罩是形成在切割线15之上，如此，第一输入输出总线1211的焊接衬垫和第二输入输出总线1221的焊接衬垫才可通过形成在切割线15之上的至少一光罩电性连接。形成在切割线15之上的至少一光罩是可为一金属层、一
多晶硅层或其它半导体层。
[0017] 在本发明的另一实施例中，至少一个由半导体制造工程制造的光罩层可设置于切割线15之上。如此，第一输入输出总线1211的焊接衬垫和第二输入输出总线1221的焊接衬垫可互相电性连接，以及包裹式存储器123的外部连结区可重新分配或位于切割线15之上。请参照图3，图3是为说明第一存储器晶粒121、第二存储器晶粒122与切割线15的耦接部分的示意图。如图3所示，一
钝化材料（passivation material）层32、一第一聚亚酰胺（polyimide）层34、一第二聚亚酰胺层36和一金属层（或一多晶硅层）38是设置于切割线15之上。第二输入输出总线1221的焊接衬垫是设置于第二存储器晶粒122上，以及第一输入输出总线1211的焊接衬垫是设置于第一存储器晶粒121上。另外，金属层38是电性连接于第二输入输出总线1221的焊接衬垫和第一输入输出总线1211的焊接衬垫。如图3所示，包裹式存储器123具有一重新安置的外部焊接点40，所以在外部焊接点40可形成一外部焊接衬垫以电性连接于第二输入输出总线1221的焊接衬垫和第一输入输出总线1211的焊接衬垫。但本发明的外部焊接点40不限于安置在切割线15之上，在其它实施例中，外部焊接点40亦可安置于第二输入输出总线1221的焊接衬垫或第一输入输出总线1211的焊接衬垫之上。再者，多个测试衬垫（未示出于图3）可设置于第二聚亚酰胺层36之上和位于切割线15的范围内以测试包裹式存储器123，其中多个测试衬垫是连接于包裹式存储器123的外部输入输出总线。另外，多个测试电路亦可设置于在包裹式存储器123之内的切割线15之上。
[0018] 请参照图4，图4是为本发明的另一实施例说明具有多个存储器晶粒的一晶片101以及一包裹式存储器423的示意图。如图4所示，四个可分离的存储器晶粒421、422、424和425结合形成一包裹式存储器423，其中存储器晶粒421的输入输出总线4211是电性连接于存储器晶粒422、424和425的输入输出总线。四个存储器晶粒421、422、424和425之间的电性连接部分是形成在四个存储器晶粒421、422、424和425之间的水平切割线18及/或垂直切割线20之上。如果四个存储器晶粒421、422、424和425中的每一存储器晶粒的存储深度是为2M和总线宽度是为32位，且四个存储器晶粒421、422、424和425的输入输出总线的数据总线互相电性连接，则包裹式存储器423的存储深度是为8M和总线宽度是为32位；如果四个存储器晶粒421、422、424和425的输入输出总线的地址总线互相电性连接，则包裹式存储器423的存储深度是为2M和总线宽度是为128位。另外，用以连结包裹式存储器423的外部输入输出总线的外部连结区可位于四个存储器晶粒421、422、424和425的输入输出总线、水平切割线18或垂直切割线20。
[0019] 另外，本发明的包裹式存储器并不受限于由两个可分离的存储器晶粒和四个可分离的存储器晶粒组成，亦即本发明的包裹式存储器可由多个可分离的存储器晶粒组成。
[0020] 请参照图2和图5，图5是为本发明的另一实施例说明一种用于制造具有一外部输入输出总线的包裹式存储器的制造方法的流程图。图5的方法是利用图2晶片101、水平切割线131、垂直切割线141和包裹式存储器123说明，详细步骤如下：
[0021] 步骤500：开始；
[0022] 步骤502：提供一基板；
[0023] 步骤504：形成多个存储器晶粒于基板之上；
[0024] 步骤506：形成多条切割线于多个存储器晶粒之间；
[0025] 步骤508：形成多组焊接衬垫在每一存储器晶粒的输入输出总线上；
[0026] 步骤510：形成至少一光罩层于多条切割线，以电性连接该多个存储器晶粒的输入输出总线；
[0027] 步骤512：结束。
[0028] 在步骤502中，如图2所示，提供基板（例如晶片101），其中晶片101是可为一硅基板。在步骤504和步骤506中，多个存储器晶粒可根据常规半导体制造工程形成在硅基板（晶片101）之上，以及多条切割线可形成于多个存储器晶粒之间。例如图2所示的水平切割线131和垂直切割线141。在步骤508中，形成多组焊接衬垫在每一存储器晶粒的输入输出总线上。例如，如图2所示，第一输入输出总线1211的焊接衬垫和第二输入输出总线1221的焊接衬垫各自形成在第一存储器晶粒121和第二存储器晶粒122之上。在步骤510中，形成至少一光罩层于多条切割线。例如，形成至少一光罩于切割线15之上。如此，第一输入输出总线1211的焊接衬垫和第二输入输出总线1221的焊接衬垫才可通过形成在切割线15之上的至少一光罩电性连接，其中形成在切割线15之上的至少一光罩是可为一金属层、一多晶硅层或其它半导体层。
[0029] 如图2所示，第一存储器晶粒121和第二存储器晶粒122可通过图5的方法结合在一起形成包裹式存储器123。因此，第一存储器晶粒121的第一输入输出总线1211是电性连接于第二存储器晶粒122的第二输入输出总线1221，以及第一存储器晶粒121和第二存储器晶粒122之间的电性连接部分是形成在第一存储器晶粒121和第二存储器晶粒122之间的切割线15之上。如果第一输入输出总线1211内的第一数据总线是电性连接于第二输入输出总线1221内的第二数据总线，则包裹式存储器123的存储深度是大于第一存储器晶粒121和第二存储器晶粒122的存储深度。然而，如果第一输入输出总线1211内的第一地址总线是电性连接于第二输入输出总线1221内的第二地址总线，则包裹式存储器123的总线宽度是大于第一存储器晶粒121和第二存储器晶粒122的总线宽度。另外，用以连结包裹式存储器123的输入输出总线的外部连结区可位于第二输入输出总线1221、第一输入输出总线1211或切割线15。
[0030] 在本发明的另一实施例中，至少一个由半导体制造工程制造的光罩层可设置于切割线15之上。如此，第一输入输出总线1211的焊接衬垫和第二输入输出总线1221的焊接衬垫可通过金属层38互相电性连接，以及包裹式存储器123的外部连结区可重新分配或位于第一输入输出总线1211、第二输入输出总线1221或切割线15之上。例如，如图3所示，包裹式存储器123具有一重新安置的外部焊接点40（图3未示出包裹式存储器123的其余外部焊接点），所以在外部焊接点40可形成一外部焊接衬垫以电性连接于第二输入输出总线1221的焊接衬垫和第一输入输出总线1211的焊接衬垫，其中外部焊接点40是分布于切割线15之上。再者，多个测试衬垫（未示出于图3）可设置于第二聚亚酰胺层36之上和位于切割线15的范围内以测试包裹式存储器123，其中多个测试衬垫是连接于包裹式存储器123的外部输入输出总线。另外，多个测试电路亦可设置于在包裹式存储器123之内的切割线15之上。
[0031] 综上所述，本发明所提供的包裹式存储器和用于制造具有一外部输入输出总线的包裹式存储器的制造方法，是利用至少一个形成于多条切割线的光罩层以形成耦接于任两个存储器晶粒的输入输出总线之间的电性连接部分。因此，本发明所提供的包裹式存储器将不会受限于存储器晶粒原始的存储深度和总线宽度，亦即本发明所提供的包裹式存储器可根据一使用者的需求，改变包裹式存储器的存储深度和总线宽度。如此，相较于现有技术，本发明所提供的包裹式存储器对于使用者而言，使用弹性很大。
[0032] 以上所述仅为本发明的较佳实施例，凡依本发明
权利要求书所作的均等变化与修饰，皆应属本发明的涵盖范围。
