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一种多通信 接口中断的综合处理系统

阅读：88发布：2020-05-08

专利汇可以提供一种多通信接口中断的综合处理系统专利检索，专利查询，专利分析的服务。并且本发明的一种多通信接口中断的综合处理系统，基于DSP、FPGA数字处理系统，主处理器DSP包含4个硬件中断功能；主处理器通过EMIF与FPGA交互数据；FPGA控制11个串行通信接口，1个1553B总线接口，可实现多个通信接口的接收中断与DSP的硬件中断的在线连接，使中断处理优先级可根据需要变更。同时多个中断源可共用一个硬件中断，通过存储中断源的基地址实现接收多个同时或先后触发的中断的功能，避免了争抢中断引起的中断信息丢失。，下面是一种多通信接口中断的综合处理系统专利的具体信息内容。

权利要求

1.一种多通信接口中断的综合处理系统，其特征在于，其中：数据处理系统包含主处理器DSP和FPGA，外设包含多个通信接口，通信接口的接收中断和DSP的硬件中断可在线连接，同一个硬件中断可接收多个同时或先后触发的中断。
2.根据权利要求1所述的一种多通信接口中断的综合处理系统，其特征在于，所述主处理器DSP包含4个硬件中断功能；主处理器通过EMIF与FPGA交互数据；FPGA控制11个串行通信接口，1个1553B总线接口。
3.根据权利要求1所述的一种多通信接口中断的综合处理系统，其特征在于，由中断处理模块接收外设的中断输入、发出硬件中断输出；采用4×12矩阵实现输入与输出的连线，行表示硬件输出、列表示接收中断源，连线矩阵元素为1表连接、0表断开，同一行可有多个连接，同一列不允许多个连接；连接矩阵元素值可由DSP设置。
4.根据权利要求1所述的一种多通信接口中断的综合处理系统，其特征在于，外设中断触发后，由中断处理模块将该外设的基地址压入FIFO；多个同时触发的中断按基地址的大小从小到大顺序压入FIFO；多个先后触发的中断按时间顺序压入FIFO；FIFO深度为16；DSP在接收到硬件中断后，首先访问中断处理模块取得外设的基地址，随后根据基地址访问外设并进行相应的处理。

说明书全文

一种多通信接口中断的综合处理系统

技术领域

[0001] 本发明涉及数据处理领域，具体到一种多通信接口中断的综合处理系统，主要涉及DSP与FPGA间的数据交互和通信接口的中断处理。

背景技术

[0002] 随着弹上设备越来越丰富，弹上计算机的通信接口也越来越多，而在飞行的不同阶段各通信接口数据的重要性也各不相同，因此以往固化不变的中断优先级越来越不能满足要求。同时由于不同设备间的时序不同步，弹上计算机也会遇到通信接口争抢中断的情况，该情况会导致中断信息丢失，数据更新滞后等问题。

[0003] 本发明设计了一种处理设备使通信接口的处理优先级能因时制宜地灵活变化，通过存储中断信息避免信息丢失，优化了多通信接口接收中断的处理。

发明内容

[0004] 本发明的目的为通过FPGA 软件设计，实现多个通信接口中断的综合处理，满足因时制宜修改通信接口处理优先级及避免争抢中断造成的信息丢失。

[0005] 本发明采取以下技术方案：一种多通信接口中断的综合处理系统，其中数据处理系统包含DSP和FPGA，外设包含多个通信接口，通信接口的接收中断和DSP的硬件中断可在线连接，同一个硬件中断可接收多个同时或先后触发的中断。

[0006] 所述的处理技术其主处理器DSP包含4个硬件中断功能；主处理器通过EMIF与FPGA交互数据；FPGA控制11个串行通信接口，1个1553B总线接口。

[0007] 所述的处理技术由中断处理模块接收外设的中断输入、发出硬件中断输出；采用4×12矩阵实现输入与输出的连线，行表示硬件输出、列表示接收中断源，连线矩阵元素为1表连接、0表断开，同一行可有多个连接，同一列不允许多个连接；连接矩阵元素值可由DSP设置。

[0008] 所述的处理技术在外设中断触发后，由中断处理模块将该外设的基地址压入FIFO；多个同时触发的中断按基地址的大小从小到大顺序压入FIFO；多个先后触发的中断按时间顺序压入FIFO；FIFO深度为16；DSP在接收到硬件中断后，首先访问中断处理模块取得外设的基地址，随后根据基地址访问外设并进行相应的处理。

[0009] 以上所述，仅为本发明较佳的具体实施方式，本发明的保护范围不限于此，任何熟悉本领域的技术人员在本发明披露的技术范围内，可显而易见的得到的技术方案的简单变化或等效替换均属于本发明保护范围以内。

[0010] 与现有技术相比，本发明有以下优点：

[0011] (1)采用FPGA软件实现功能，能在线修改中断连接。

[0012] (2)存储外设的基地址，防止中断信息的丢失。附图说明

[0013] 以下将结合附图和实施例对本发明作进一步说明。

[0014] 图1是本发明的一种多通信接口中断的综合处理系统框图；

[0015] 图2是本发明实施例的中断处理模块框图。

具体实施方式

[0016] 下面结合附图对本发明实施方案进行说明：

[0017] 参考图1，数据处理系统包含DSP和FPGA，主处理器DSP包含4个硬件中断；DSP通过EMIF与FPGA交互数据，地址总线ADDR[2.。21]、数据总线DATA[0..15]、控制信号为CE、WR、RD；外设为11个串行通信接口协议UART1～UART11，及1个1553B总线通信协议；各通信接口的接收中断输入中断处理模块，由该模块输出到DSP的4个硬件中断引脚。

[0018] 参考图2，中断处理模块包含两大部分，即连接矩阵和基地址存储。中断源1～12根据4×12矩阵实现与输出的连线，行表示硬件输出、列表示接收中断源，连线矩阵元素为1表连接、0表断开，同一行可有多个连接，同一列不允许多个连接；连接矩阵元素值可由DSP设置。不同行的中断源同时触发中断时，由DSP根据硬件中断优先级按顺序处理；当同一行的中断源同时触发中断时，基地址存储按基地址的大小从小到大顺序压入FIFO；当同一行的中断源先后触发中断时，基地址存储按时间先后顺序压入FIFO，且首个中断直接处理；基地址存储的FIFO深度为16；DSP在接收到硬件中断后，首先访问中断处理模块取得外设的基地址，随后根据基地址访问外设并进行相应的处理。

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