【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バス仲介プロトコルに関し、特にサイクルがアボート（中断）でき再トライできるバスでのプロトコルに関する。

【０００２】

【従来の技術】パソコン上の性能需要がかつて増加している。 性能を改善する主なボトルネックが入力／出力（Ｉ／Ｏ）操作を実行する能力であることが決定された。 プロセッサ速度は、高率で増加し続け、メモリ速度及びアーキテクチャは部分的にペースを維持することができる。 しかしながら、ディスク及びローカルエリアネットワーク（ＬＡＮ）操作のようなＩ／Ｏ操作の速度がペースを保てない。 また、パソコンで使われたビデオグラフィックの増加している複雑さは、従来供給することができるものより大きい性能が要求されている。

【０００３】幾つかの問題はＩＢＭＰＣ互換コンピュータで使われたバスアーキテクチャである。 ＥＩＳＡアーキテクチャは、ＩＢＭ ＰＣ／ＡＴのＩＳＡアーキテクチャの幾つかの改善を形成したが、より以上の性能が必要とされた。 この結果、インテル株式会社は、まず周辺部品相互接続（ＰＣＩ）バスを開発した。 このＰＣＩバスは、プロセッサ及びメモリが接続されたコンピュータのホスト又はローカルバス及びＩＳＡ又はＥＩＳＡのようなＩ／Ｏバス間の中二階バスである。 ＰＣＩバスのより多くの詳細のためには、インテル株式会社方のＰＣＩ
特別の関心グループからのＰＣＩ標準バージョン２．０
の文献が忠告され、ここに参照物として協働する。 このバスは、高いスループットを持ち、Ｉ／Ｏ機能をサポートするローカルプロセッサの増加した数を利用するために設計された。 例えば殆どのディスク制御器、特にＳＣ
ＳＩ制御器及びネットワークインタフェイスカード（Ｎ
ＩＣ）は、ホストプロセッサ上の需要を救い出すローカルプロセッサを含む。 同様にビデオグラフィック基板はしばしば、より高レベルの機能転送を許容する知的グラフィックアクセラレータを含む。 代表的にこれらのデバイスは、最高限度率でデータを転送できるバスマスタとしての操作能力を持っている。

【０００４】バスマスタであることを試みる潜在的デバイスの数の為に仲介スキームは必要とされる。 共通の仲介スキームは、最近最小使用（ＬＲＵ）である。 ある場合において、例えば、１９９２年１０月２日に出願されて、マルチプロセッサコンピュータシステム中のマイクロプロセッサの優先仲介という題名の出願番号０７／９
５５，４９９が記述され、ここに文献物として協働ように、種々のリクエスタのだけＬＲＵが用いられるように、ＬＲＵスキームは修正される。 これは潜在的デッドロック状態を避ける。

【０００５】

【発明が解決しようとする課題】ＰＣＩ標準によれば、
応答しているデバイスは、サイクルを中断して、要求しているデバイスが最新時間で操作を再トライさせてもよい。 これは、バスが他のバスの制御を得るために待機しながら、必須的に不活発に保持できないので、多数のバスマスタが存在する限り望ましい。 操作を中断（アボート）することによって、他のバスマスタは、バスへのアクセスを得て、操作を実行でき、従って全部のシステム効率の低下を減少させている。 しかし、応答しているデバイスが操作を完了するために利用できるならば、中断されたリクエスタがこのバスの迅速な制御を得ることができるために有利である。 このような状態は、システムがＰＣＩ標準を使わなかった上記参照された特許出願に記述された仲介に存在していた。 もしホストバスマスタがＥＩＳＡバスにロックされたサイクルを実行するのを試みて、ＥＩＳＡバスがビジーならば、中断されたリクエスタを同定する予約ビットは、その再トライ操作でバスへのアクセスを次に試みるバスマスタ及びＥＩＳＡバスが利用可能になった時に、通常の仲介優先仲介が上書きされて、予約ビットを持っているバスマスタが次のバスマスタになるように、セットされた。 この予約技術は、中断されたバスマスタが略最近使用され、従って優先権スケジュールの末尾に記録されるので必要であった。

【０００６】バスマスタがバスを繰り返し要求し、その後中断されることを防止するために、信号は、バスマスタがロックされたサイクルを実行できるまでバスを要求しないように、バスに存在した。 しかしながらＰＣＩ標準は、この追加の信号用に形成せず、技術が容易に用いることができない。 もし類似した予約技術がＰＣＩバスで用いられるならば、高優先権バスマスタによるバスの繰り返しアクセスが起こり、従ってシステムの実効率を減少させる。 最低優先権になった再トライされたバスマスタ及び再トライ時のバスの繰り返しアクセス両者の問題を解決する解決案は、ＰＣＩシステムに望ましい。

【０００７】更に書込配達しているバッファは、時間が許容する時に書込操作が捕捉及び実行するのを許容するために一般に用いられるが、バスマスタが次の操作を始めるために解放される。 あるＰＣＩ設計において、メモリシステムはこのような配達しているバッファを用いる。 もしメモリシステムがビジー、又は配達しているバッファが主メモリにフラッシュしなければならないならば、バスマスタのサイクルは中断するかもしれない。 もし主メモリシステムが低優先権を持っているならば、フラッシュ操作は主メモリがバス仲介の自然の勝利者になるまで、遅延される。 しかしながらこの待機は、優先権を得るために主メモリが待たなければならないので、再トライしているバスマスタの操作をも遅延させる。 この増加した遅延は、システム効率を減少させ、この問題の解が性能の向上を許して望ましい。

【０００８】従って、ＰＣＩバスは、従来のバスを越える改善であるが、ある減少した性能状態が存在し、それらの解決が有利である。

【０００９】

【課題を解決するための手段】本発明によるアービタは、バスへのアクセスが認可されたが中断された優先権を変更しないことによって、再トライされた要求が次の仲介で高い優先権を持つことができ、しかもバスがある場合で利用できるまで、そのバス要求信号をマスクすることによって中断したリクエスタがバスの繰り返しアクセスを防止する。 更に主メモリへのアクセスが再トライされるならば、メモリシステムからのもの以外の全てのバス要求がマスクされて、メモリシステムがフラッシュ操作を発生することができる最高の有効優先権を形成する。 フラッシュ用のこの高い優先権は、再トライの故に再優先にしないことと協力して、再トライされたリクエスタがメモリに戻る迅速なアクセスを許容し、従ってシステム効率を向上させることができる。 種々のバス要求のマスクは、アービタが特定信号の追加を必要としないでＰＣＩ標準バスへのアクセスを制御することができる。

【００１０】更にアービタは、上述の修正された優先権ＬＲＵ技術を含んで、再トライされるならば、追加の最高の優先権位置を有するロックしているリクエスタを形成する。 この結果アービタは、ＰＣＩバスの仲介の高性能解を形成する。

【００１１】本発明のより良い理解は、好ましい実施例の以下の詳細な記述が以下の図面と関連して熟慮される時に得ることができる。

【００１２】

【実施例】今図１を参照して、本発明によるコンピュータシステムのシステム基板Ｓが示される。 好ましい実施例においてシステム基板は、交換できる回路基板を受信する回路及びスロットを含む。 好ましい実施例においてはシステム基板Ｓに配置された２つの一次バスが存在する。 この第一のバスは、アドレス／データ部分１００
と、制御及びバイトイネーブル部分１０２と、制御信号部分１０４とを含むＰＣＩ即ち周辺部品相互接続バスＰ
である。 システム基板Ｓの第２の一次バスは、ＥＩＳＡ
バスＥである。 このＥＩＳＡバスＥは、ＬＡアドレス部分１０６、ＳＡアドレス部分１０８、ＳＤデータ部分１
１０及びＥＩＳＡ／ＩＳＡ御信号部分１１２を含む。 Ｐ
ＣＩ及びＥＩＳＡバスＰ及びＥはシステム基板Ｓのバックボーンを形成する。

【００１３】ＣＰＵコネクタ１１４は、図２及び３に示されたそれらのような交換できるプロセッサカードを受信するために、ＰＣＩバスＰに接続される。 ＰＣＩグラフィックコネクタ１１６は、図４で示されるように、ビデオグラフィックカードを受理するために、ＰＣＩバスＰに接続される。 また、ＰＣＩオプションコネクタ１１
８は、ＰＣＩ標準に従って設計されたいかなる追加のカードも受理するために、ＰＣＩバスＰに接続される。 追加的に、ＳＣＳＩ及びネットワークインタフェイス（Ｎ
ＩＣ）制御器１２０は、ＰＣＩバスＰに接続される。 好ましくは制御器１２０は、単一集積回路であり、ＰＣＩ
バスマスタ及びスレーブとして作用し、ＳＣＳＩ制御器及びイーサネットインタフェースとして作用する回路に必要な性能を含む。 ＳＣＳＩコネクタ１２２は、ハードディスク・ドライブ及びＣＤ−ＲＯＭドライブのような種々のＳＣＳＩデバイスとの接続を許容するために制御器１２０に接続される。 イーサネットコネクタ１２４はシステム基板Ｓに形成されて、制御器１２０に順に接続されるフィルタ及び変圧回路１２６に接続される。 これは、システム基板及びコンピュータをローカルなエリアネットワーク（ＬＡＮ）に結ぶイーサネットネットワーク接続を形成する。

【００１４】ＰＣＩ−ＥＩＳＡ橋渡し（ブリッジ）１３
０は、ＰＣＩバスＰ及びＥＩＳＡバスＥ間の信号を変換するために供給される。 ＰＣＩ−ＥＩＳＡ橋渡し１３０
は、必要なアドレス及びデータバッファ及びラッチと、
ＰＣＩバス用の仲介及びバスマスタ制御ロジックと、Ｅ
ＩＳＡ仲介回路と、ＥＩＳＡシステムに従来用いられたＥＩＳＡバス制御器と、ＤＭＡ制御器とを含む。 好ましくはＰＣＩ−ＥＩＳＡ橋渡し１３０は、単一集積回路であるが、他の結合は可能である。 雑多なシステムロジックチップ１３２は、ＥＩＳＡバスＥに接続される。 雑多なシステムロジックチップ１３２は、デジタル音声インタフェイスと、パソコンシステムに適宜存在しているカウンタ及びタイマと、他の雑多な回路と同様に、ＰＣＩ
及びＥＩＳＡバスＰ及びＥ用の割込み制御器と、電力管理ロジックとを含む。 一連の４つのＥＩＳＡスロット１
３４は、ＩＳＡ及びＥＩＳＡアダプタカードを受信するために、ＥＩＳＡバスＥに接続される。 合同Ｉ／Ｏチップ１３６は、ＥＩＳＡバスＥに接続される。 好ましくは、合同Ｉ／Ｏチップ１３６がフロッピ・ディスク制御器と、実時間クロック（ＲＴＣ）／ＣＭＯＳメモリと、
２つのＵＡＲＴと、並列ポートと、種々のアドレスデコードロジックとを含む。 フロッピ・ディスクドライブへのケーブルを受理するフロッピ・ディスクコネクタ１３
８が合同Ｉ／Ｏチップ１３６に接続される。 一対のシリアル・ポートコネクタは、並列ポートコネクタ１４２と同様に合同Ｉ／Ｏチップ１３６にも接続される。 バッファ１４４は、ＥＩＳＡバスＥ及び合同Ｉ／Ｏチップ１３
６に接続されて、ＥＩＳＡバスＥ及びハードディスクドライブコネクタ１４６間のバッファとして作用して、Ｉ
ＤＥ型ハードディスクドライブの接続を許容する。 非揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）１４８は、
ＥＩＳＡバスＥに接続されて、合同Ｉ／Ｏチップ１３６
からの制御信号を受信する。 アドレスラッチ１５０はＥ
ＩＳＡバスＥに接続されて、合同Ｉ／Ｏチップ１３６によって制御されて、ＮＶＲＡＭ１４８用の追加のアドレス能力を形成する。 好ましくはＮＶＲＡＭ１４８は、あるシステム情報を含むために用いられる。 データバッファ１５２は、ＥＩＳＡバスＥのＳＤ部分に接続されて、
コンピュータシステムの種々の追加の構成要素のために追加のデータ・バスＸＤを形成する。 ＮＶＲＡＭ１４８
は、そのデータビットを受信するために、ＸＤデータ・
バスに接続される。 フラッシュＲＯＭ１５４は、その制御及びアドレス信号をＥＩＳＡバスＥから受信して、データ転送のためにＸＤバスに接続される。 好ましくはフラッシュＲＯＭ１５４は、コンピュータシステムのためにＢＩＯＳ情報を含んで、ＢＩＯＳの校正を考慮に入れるために再プログラムすることができる。 ８７４２即ちキーボード制御器１５６は、ＸＤバスとＥＩＳＡアドレス及び制御部分１０８及び１１２とに接続される。 キーボード制御器１５６は、従来の設計であり、順にキーボードコネクタ１５８及びマウス即ち指示デバイスコネクタ１６０に接続される。

【００１５】好ましい実施例のコンピュータシステムが音声能力をも含む。 この結果、ＣＯＤＥＣチップ１６２
は、雑多なシステムロジックチップ１３２と、アナログ増幅器及びミキサチップ１６４とに接続される。 ＦＭシンセサイザ・チップ１６６はアナログ増幅器及びミキサ１６４に接続されて、ＸＤバスからデジタル情報を受信する。 また、ＦＭシンセサイザ１６６は、ＥＩＳＡバスＥの制御及びデータ部分１１０及び１１２に接続されて、雑多なシステムロジックチップ１３２によって制御される。 音声コネクタ１６８は、コンピュータへの外部音声の接続を許容するために形成されて、アナログ増幅器及びミキサ１６４の出力及び入力に接続される。

【００１６】今図２及び３を参照して、代替のプロセッサ基板設計は示される。 図２のプロセッサ基板Ｐ１において、ＣＰＵ即ちプロセッサ２００は好ましくは６６Ｍ
Ｈｚで稼働のインテルからのペンティアムプロセッサである。 プロセッサ２００は、データ、アドレス及び制御部分２０２、２０４及び２０６を供給してプロセッサバスＰＢを形成する。 レベル２（Ｌ２）即ち外部キャッシュメモリシステム２０８は、プロセッサバスＰＢに接続されて、コンピュータシステムの性能を改善する追加のキャッシュ能力を形成する。 プロセッサキャッシュ及びメモリ制御器（ＰＣＭＣ）及びインテル株式会社からの８２４３４ＬＸチップのようなＰＣＩ橋渡しチップ２１
０は制御部分２０６に及びアドレス部分２０４に接続される。 ＰＣＭＣ２１０は、キャッシュ制御器と協働するのでＬ２キャッシュ２０８に接続されて、それ故にＬ２
キャッシュ２０８の中のキャッシュメモリデバイスの操作を制御する。 また、ＰＣＭＣ２１０は、一連のアドレス及びデータバッファ２１２を制御するために接続される。 アドレス及びデータバッファ２１２は、好ましくはインテルからの８２４３３ＬＸであり、主メモリ配列２
１４へのメモリアドレス及びメモリデータを扱うために用いられる。 アドレス及びデータバッファ２１２は、プロセッサデータ部分２０２及びプロセッサアドレス部分２０４に接続されて、ＰＣＭＣ２１０から制御信号を受信する。 アドレス及びデータバッファ２１２は、メモリ配列２１４へのメモリアドレス・バス２１６及びメモリデータ・バス２１８を形成する。 メモリ制御信号バス２
２０はＰＣＭＣ２１０から供給される。 クロック発生及び分配回路２２２は、プロセッサカードＰ１と協働して、ＰＣＭＣ２１０に接続されている。 カードエッジのようなプロセッサコネクタ２２４は、プロセッサコネクタ１１４に一致するように差し込めるように形成される。 このプロセッサコネクタ２２４は、ＰＣＭＣ２１
０、アドレス及びデータバッファ２１２及びクロック分配回路２２２に接続されて、クロックをコンピュータシステムに供給し、プロセッサ２００がＰＣＩ及びＥＩＳ
ＡバスＰ及びＥにアクセスでき、ＰＣＩ及びＥＩＳＡバスマスタが主メモリ配列２１４にアクセスできるＰＣＩ
インタフェイスを形成する。

【００１７】今図３を参照して、代替のプロセッサカードＰ２は示される。 プロセッサカードＰ２において、プロセッサ２５０は、好ましくは４８６級プロセッサ例えば、４８６Ｓ級プロセッサである。 再度、アドレス、データ及び制御部分２５２、２５４及び２５６は、プロセッサ２５０から展開されて、プロセッサバスＰＢを形成する。 Ｌ２キャッシュメモリ２５８はプロセッサバスＰ
Ｂに接続され、一方インテルからの８２４２４ＴＸのようなキャッシュ及びメモリ制御器及びＰＣＩ橋渡しチップ（ＣＤＣ）２１０がプロセッサバスＰＢにも接続される。 このＣＤＣ２１０は、ＰＣＭＣ２１０によるプロセッサカードＰ１で実行されるのと同様に、Ｌ２キャッシュ２５８の操作を制御する。 主メモリ配列２６４は、その制御信号と同様にＣＤＣ２６０から直接そのアドレス情報を受信する。 好ましくはインテルからの８２４２３
ＴＸのデータバッファ２６２は、プロセッサデータ部分２５４及びデータ・バス２６８間でメモリ配列２６４に接続される。 データバッファ２６２はＣＤＣ２６０によって制御される。 再びプロセッサコネクタ２７４は、プロセッサコネクタ１１４に一致するように差し込めるように形成される。 ＣＤＣ２６０は、データバッファ２６
２と同様にプロセッサコネクタ２７４に接続される。

【００１８】今図４を参照して、実施例のビデオグラフィックアダプタは示される。 ビデオグラフィック制御器３００は、グラフィックコネクタ１１６に一致するように差し込めるＰＣＩグラフィックコネクタ３１６に接続される。 ＲＯＭ３０２は、グラフィックコネクタ３１６
に接続されて、ビデオグラフィック制御器３００から制御信号を受信する。 ビデオメモリ３０４は、グラフィックデータを記憶するために用いられて、ビデオグラフィック制御器３００及びデジタル／アナログコンバータ（ＤＡＣ）３０６に接続されている。 ビデオグラフィック制御器３００は、データが所望通りに書込まれ回復できるビデオメモリ３０４の操作を制御する。 ビデオコネクタ３０８は、ＤＡＣ３０６に接続される。 モニタ（図示略）は、ビデオコネクタ３０８に接続されている。

【００１９】コンピュータシステムの上記記述が完全のために提供され当該技術者に明らかなように多数の変形が開発できることは注目される。

【００２０】今図５を参照して、ＰＣＩ−ＥＩＳＡ橋１
３０に含まれたアービタが例証される。 ６つのリクエスト信号即ちＣＰＵＲＥＱ−、ＥＲＥＱ−及びＲＥＱ−
［４：０］は要求マスクロジック４００に供給される。
この記述において、下線で終わる信号名は、ローでアクティブな信号であることを示し、一方感嘆符がその反転信号を指示する。 図１に示されたシステム基板Ｓの実施例において、ＲＥＱ［４：０］信号の２つが用いられないことが理解される。 従って、拡張性能は、未来のシステムのために形成される。 要求マスクロジック４００
は、修正された真性ＬＲＵアービタ４０２にＲＥＱ
［６：０］信号を生成する。 この記述の残りのためには、ＣＰＵが［０］指定を受信し、ＥＩＳＡバスＥが［１］指定を受信し、オプションコネクタ１１８が［２］指定を受信し、グラフィックコネクタ１１６が［３］指定を受信し、ＳＣＳＩ／ＮＩＣ制御器１２０
は、未使用の［６］と共に［４］及び［５］指定を受信する。 アービタ４０２の出力は、ＧＮＴ［６：０］及びＳＧＮＴ［６：０］信号として参照される一連の信号である。 ＧＮＴ信号は、要求マスクロジック４００に供給された要求信号に各々応答するＣＰＵＧＮＴ−、ＥＧＮ
Ｔ−及びＧＮＴ−［４：０］信号を展開するために用いられる。 ＳＧＮＴ信号は、ＧＮＴ信号の同期化バージョンであり、即ちＰＣＩバスＰのＰＣＩＣＬＫ信号でクロックさせられた一連のＤ型フリップフロップによってラッチされた。 ＳＧＮＴ信号は、ＰＣＩ制御信号１０４をも受信するＰＣＩ状態デコードロジック４０４に供給される。 雑多なＰＣＩサイクル状態信号は、状態デコードロジック４０４によって供給される。 また、ＳＧＮＴ信号は、一般に４０６として参照される予約及びマスクロジックに供給される。 例証されるように、予約及びマスクロジック４０６は、２つの部分即ち任意のＩ／Ｏポートから２ビットを受信するサイクルタイマ４０８と、任意のＩ／Ｏポートから１ビットを受信する予約及びマスク発生ロジック４１０とを含む。 予約及びマスク発生ロジック４１０の出力は、ＭＡＳＫ［６：０］信号として参照される７つの信号と、優先権マスク信号と、どの特定のＰＣＩバスマスタがＰＣＩバスＰをロックしたことを指示するＬＯＣＫＥＤ［６：０］信号として参照される７つの信号とである。 追加的に、ＲＥＴＲＹ ＭＳＴ
Ｒ即ち再トライマスタとして参照される信号は、マスタが中断され、再トライサイクルが発生したことを指示するために形成される。

【００２１】ＭＡＳＫ信号は要求マスクロジック４００
に供給され、一方ＬＯＣＫＥＤ信号及びＲＥＴＲＹ Ｍ
ＳＴＲ信号がアービタロジック４０２に供給される。 追加的に、アービタロジック４０２は、ＥＩＳＡバス要求がアクティブであるか否かを決めるためにＥＲＥＱ−信号を受信する。 ＥＲＥＱ−信号は、新しいマスタがＰＣ
ＩバスＰの制御を認可できる時を指示するために用いられる新しい認可ステートマシーン４１２にも供給される。 あるタイマは、最少認可タイマ４１４及び認可タイムアウトタイマ４１６を含む認可相と協働する。 任意のポートからのＩ／Ｏの１６ビットは、ＧＮＴ［Ｏ、２、
３、６］信号と、ＭＩＮ ＧＮＴ ＴＭＲＳＴＲＴ及びＭＩＮ ＧＮＴ ＴＭＲ ＲＳＴ即ち最少認可タイマ開始及びリセット信号として参照される信号をも受信する最小認可タイマ４１４に接続される。 最小認可タイマ４
１４は、ＭＩＮ ＴＭＲ ＴＯ信号及びＭＩＮ ＧＮＴ
ＴＯ信号として参照される２つの出力信号を生成する。
これら両方の信号は、最少認可タイマが中休みし、新しい認可が発生できることを指示する。 認可タイムアウトタイマの出力は、ＧＮＴ１６ ＴＯ信号であり、十分な期間が新しいバスマスタ開始活動なしで経過した時に、
仲介が発生するべきであることを指示するために形成される。 追加的にアービタロジック４０２は、後述される詳細な理由のために新しい認可ステートマシーン４１２
へのＧＮＴ１ ＮＬＣＫ、ＧＮＴＳＭＩＮＴＯ及びＰＡ
ＲＫ ＣＰＵ信号として参照される種々の信号を生成する。 種々のブロックは、以下の記述で詳細される。

【００２２】今図６を参照して、予約及びマスクロジック４０６は例証される。 状態デコードブロック４０４
は、ＰＣＩ状態信号を受信し、４つの信号即ちＳＥＴ
ＯＷＮＥＲ、ＣＬＲ ＯＷＮＥＲ、ＳＥＴ ＬＯＣＫ及びＣＬＲ ＬＯＣＫ信号を供給する。 これらの信号の展開が図７で示される。 ＦＲＡＭＥ信号として参照された信号は、二入力ＡＮＤゲート４２０への一入力として形成される。 その第２入力は、！ ＳＦＲＡＭＥ信号即ちＦ
ＲＡＭＥ信号の同期化バージョンの反転バージョンである。 ＡＮＤゲート４２０の出力は、ＳＥＴ ＯＷＮＥＲ
信号である。 ＰＣＩ ＩＤＬＥとして参照された信号は、ＣＬＲ ＯＷＮＥＲ信号である。 ＰＣＩＩＤＬＥ信号は、入力がＰＣＩバスＰからのＦＲＡＭＥ及びＩＲＤ
Ｙ信号である二入力ＮＯＲゲート４２２（図１５）に出力として供給される。 ＳＥＴ ＬＯＣＫ信号は、入力がＩＲＤＹ信号、ＴＲＤＹ信号及びＰＣＩＬＯＣＫ信号である３入力ＡＮＤゲート４２４の出力として供給される。 ＣＬＲ ＬＯＣＫ信号は、入力が！ ＦＲＡＭＥ即ち反転ＦＲＡＭＥ信号及び反転ＰＣＩＬＯＣＫ即ちＰＣＩ
ＬＯＣＫ信号を遅延した反転１つＰＣＩＣＬＫ信号である二入力ＡＮＤゲート４２６の出力で供給される。

【００２３】ＳＧＮＴ［６：０］信号及びＳＥＴ ＯＷ
ＮＥＲ及びＣＬＲ ＯＷＮＥＲ信号は、バス所有者検知ロジック４２８への入力として形成される。 バス所有者検知ロジック４２８は、ＰＣＩバスＰの所有者を参照するＯＷＮＥＲ［６：０］として参照された一連のラッチされた出力信号を供給するために用いられる。 バス所有者検知回路４２８の中の詳細なロジックが図７で説明される。 ＳＥＴ ＯＷＮＥＲ信号は、第２入力がＳＧＮＴ
［ｘ］信号即ち特定又はｘマスタ用のＳＧＮＴ信号を受信する二入力ＮＡＮＤゲート４３０への一入力として形成される。 ロジックの１つの例のみ又はチャンネルが例証され、残りの部分が複写される。 実施例目的のために単一チャンネルのこの説明がこの記述で可能な時にはいつでも用いられる。 ＮＡＮＤゲート４３０の出力は、第２入力がＣＬＲ ＯＷＮＥＲ信号を受信する二入力ＮＯ
Ｒゲート４３２への一入力として形成される。 ＮＯＲゲート４３２の出力は、そのクリア入力でＰＣＩ ＲＥＳ
ＥＴ信号即ちＰＣＩバスＰ上のリセット信号を受信し、
その非反転出力でＯＷＮＥＲ［ｘ］信号を生成するＤ型フリップフロップ４３４のＤ入力に供給される。 フリップフロップ４３４は、ＰＣＩＣＬＫ信号によってクロックさせられる。 図には、フリップフロップ４３４のクロック入力への接続が示されていないことが注目され、これはクロック入力がＰＣＩＣＬＫ信号であることを指示するために、図面にわたって均一に用いられる。 そうでない所でこの信号は、特定のフリップフロップのクロック入力に供給される。 フリップフロップへの種々のＰＣ
ＩＣＬＫ信号の接続が明快さのために省略されている。

【００２４】ＯＷＮＥＲ［６：０］、ＳＥＴ ＬＯＣＫ
及びＣＬＲ ＬＯＣＫ信号はロック所有者検知ロジック４３６への入力として形成される。 ロック所有者検知ロジック４３６の出力がＬＯＣＫＥＤ［６：０］信号である。 ロック所有者検知回路４３６の詳細な展開が図７で説明される。 ＯＷＮＥＲ［ｘ］信号は、３入力ＮＡＮＤ
ゲート４３８への一入力として形成される。 ＮＡＮＤゲート４３８への第２入力はＳＥＴ ＬＯＣＫ信号であり、一方第３入力が！ ＬＯＣＫ ＡＣＴＶ即ちロックしないアクティブな信号である。 ！ ＬＯＣＫ ＡＣＴＶ信号は、７入力ＮＯＲゲート４４０の出力で生成され、Ｌ
ＯＣＫ［６：０］信号の各々がＮＯＲゲート４４０への７つの入力である。 ＮＡＮＤゲート４３８の出力は、第２入力がＣＬＲ ＬＯＣＫ信号を受信する二入力ＮＯＲ
ゲート４４２への一入力として形成される。 ＮＯＲゲート４４２の出力は、ＰＣＩ ＲＥＳＥＴ信号によってクリアされるＤ型フリップフロップ４４４のＤ入力に供給される。 フリップフロップ４４４の非反転出力はＬＯＣ
Ｋ［ｘ］信号であり、一方反転出力が！ ＬＯＣＫ［ｘ］
信号を供給する。

【００２５】またＰＣＩ状態信号は、ＲＥＴＲＹ ＦＬ
ＡＧステートマシーン４５０に供給される。 ＲＥＴＲＹ
ＦＬＡＧステートマシーンは、ＰＣＩＣＬＫ信号によってクロックさせられる。 ＲＥＴＲＹ ＦＬＡＧステートマシーンの出力は、ＲＥＴＲＹ ＭＳＴＲ信号、ＣＵ
Ｔ ＲＥＴＲＹ ＭＳＴＲ信号及びＣＰＵ ＲＥＴＲＹ
ＭＳＴＲ信号である。 ＣＵＴ ＲＥＴＲＹ ＭＳＴＲ
信号は、再トライがＰＣＩによってＥＩＳＡ橋渡し１３
０に発行されて、アボート（中途）サイクルが橋渡し１
３０それ自身又はＥＩＳＡバスＥにアドレスされたことを指示するために使われる。 この再トライの状態は更に後述される。 ＣＰＵ ＭＳＴＲ信号は、プロセッサ／主メモリが特定のサイクルの再トライを始めたことを指示する。 ＣＵＴ ＲＥＴＲＹ ＭＳＴＲ信号は、サイクルが更なる再トライの必要性なしで再トライすることができるまで、再トライされた特定のマスタのバス要求をマスクしないことに用いられる。 一方、ＣＰＵ ＲＥＴＲ
Ｙ ＭＳＴＲ信号は、次の仲介サイクルからのプロセッサ／主メモリ以外の全てをマスクしないために用いられて、最高の優先権を有効に持っている。

【００２６】ＲＥＴＲＹ ＦＬＡＧステートマシーン４
５０は、図８で説明される。 ステートマシーンの操作は、ＰＣＩ ＲＥＳＥＴ信号の受け取り時に状態Ａで始まる。 ＦＲＡＭＥ信号がアサートされる時に、制御は状態Ｂに進行する。 さもなければ制御は状態Ａに留まる。
ＰＣＩ ＩＤＬＥ信号が状態Ｂでアサートされるならば、制御は状態Ａへ戻る。 もしＰＣＩバスＰ中のＳＴＯ
Ｐ信号がアサートされ、ＴＲＤＹ信号がアサートされず、ＭＥＭＣＳ即ちメモリチップ選択信号がアサートされるならば、制御が状態Ｄに進行する。 これは、メモリすなわちプロセッサカードに指向する操作が検知されて、再トライされるべきことの指示である。 もし、ＰＣ
Ｉ−ＥＩＳＡ橋渡し１３０のＥＩＳＡバスＥ又は他の部分が選択されたことを指示するＤＥＶＳＥＬ即ちデバイス選択信号と同様にＳＴＯＰ信号がアサートされ、ＴＲ
ＤＹ信号がアサートされないならば、制御はステップＣ
に進行する。 これは、ＰＣＩ−ＥＩＳＡ橋渡し１３０が指示され、サイクルが再トライされるべきことであることの指示である。 さもなければ制御は状態Ｂに留まる。
制御は、ＰＣＩ ＩＤＬＥ信号のアサート時に状態Ｄから状態Ａに進行し、そうでなければ状態Ｄに留まる。 状態Ｄ間にはＲＥＴＲＹ ＭＳＴＲ及びＣＰＵ ＲＥＴＲ
Ｙ ＭＳＴＲ信号がアサートされる。 ＰＣＩ ＩＤＬＥ
信号がアサートされる時に、制御は状態Ｃから状態Ａに進行する。 ステートマシーンが状態Ｃにある間、ＲＥＴ
ＲＹ ＭＳＴＲ及びＣＵＴ ＲＥＴＲＹ ＭＳＴＲ信号はアサートされる。 従って、ステートマシーン４５０
は、サイクルが再トライされた時及び、それがプロセッサ即ち主メモリ、またはＰＣＩ−ＥＩＳＡの橋渡し１３
０の制御下のＥＩＳＡバスＥ又はデバイスに指向されたか否かを指示する。

【００２７】ＯＷＮＥＲ［６：０］及びＬＯＣＫＥＤ
［６：０］信号及びＣＵＴ ＲＥＴＲＹ ＭＳＴＲ信号は、任意のＩ／Ｏポートにおける１ビットからのＣＵＴ
ＲＥＴＲＹ ＭＳＫ ＥＮ即ち中断再トライマスクイネーブル信号として参照された信号をも受信するＣＵＴ
マスク発生ロジック４５２に供給される。 このビットは、ＰＣＩ−ＥＩＳＡ橋渡し１３０へのアクセスに基づいて再トライされた要求しているバスマスタのバス要求信号は、サイクルが更なる再トライなしで完了できるまでマスクされる特徴の操作をイネーブル又はデセーブルするために用いられる。 この特徴が望ましくなくデセーブルされた時には、このマスタが利用できるデータより前に繰返し再トライしてもよい。 ＣＵＴマスク発生ロジック４５２の出力はＣＵＴ ＭＳＫ［６：０］信号である。 ロジックの更なる詳細が図７で形成される。 ＯＷＮ
ＥＲ［ｘ］及び！ ＬＯＣＫＥＤ［ｘ］信号は、二入力Ａ
ＮＤゲート４５４への入力である。 ＡＮＤゲート４５４
の出力は、Ｄ型フリップフロップ４５６のＤ入力に接続される。 フリップフロップ４５６の非反転出力は、ＣＵ
Ｔ ＭＳＫ［ｘ］信号である。 フリップフロップ４５６
へのクロック信号は、一入力でＣＵＴ ＲＥＴＲＹ Ｍ
ＳＴＲ信号を受信し、その第２入力で３入力ＯＲゲート４６０の出力を受信する二入力ＯＲゲート４５８の出力によって形成される。 またＯＲゲート４６０の出力は、
フリップフロップ４５６のクリア入力に供給される。 Ｏ
Ｒゲート４６０は、ＰＣＩ ＲＥＳＥＴ、！ ＲＥＴＲＹ
及び！ ＣＵＴ ＲＥＴＲＹ ＭＳＫ ＥＮ信号を受信する。 ＲＥＴＲＹ信号は、種々の状態下で形成される。 最初にサイクルは、ＥＩＳＡバスＥに向けられるが、他のサイクルが既にＥＩＳＡバスＥ上で進行中である。 １つの例は、先のマスタが書込操作をＥＩＳＡバスＥに配達し、その書込操作が発生している時である。 第２に、サイクルは、ＥＩＳＡバスＥ上のリフレッシュサイクルが待機中又は進行中である時に、ＥＩＳＡバスＥに向けられる。 第３の状態は、ＰＣＩ−ＥＩＳＡ橋渡し１３０がＰＣＩスレーブに応答し、ロックがセットされて、要求しているバスマスタがロックしているバスマスタでない時である。 この状態は、ＰＣＩ−ＥＩＳＡ橋渡し１３０
がロックしたものを除いたいかなるマスタに対してロックされたリソースとしてサイクルを実行してはならない時に発生する。 ＲＥＴＲＹ信号は、これらのイベントのいずれかが発生した時にアサートされ、ロックが解除され、配達された書込が完了し、或はリフレッシュが完了した時のような、アサートした出来事が完了した時にネゲート即ち除去される。 ＰＣＩ−ＥＩＳＡ橋渡しは、明白にロック解除時を決定でき、配達された書込操作を実行している時及びリフレッシュ制御器を含む時に他の２
つの出来事を決定することができる。 それ故にもしＰＣ
Ｉ−ＥＩＳＡ橋渡し１３０に向けられたサイクルが再トライされ、ＰＣＩ−ＥＩＳＡ橋渡し１３０がロックされていないならば、ＣＵＴ ＭＳＫビットは、再トライソース出来事が完了するまでこのマスタのバス要求がマスクできるようにするためにセットされる。

【００２８】上述したように、メモリを参照した時に、
ＰＣＩマスタが再トライされる時のある状態は存在する。 従って、プロセッサ／主メモリからのもの以外の他の要求ライン全てをマスクすることは、望ましい。 この期間は、プロセッサ速度及び他の変数を変えられるのでプログラムできることが望ましい。 このために、２ビットは、４つのオプションを定義するために用いられる。
００値はマスクすることがデセーブルされたことを指示し、一方他の３つの組合は、４、６及び８つのＰＣＩＣ
ＬＫ信号の遅延を参照する。 これらのビットは、ＣＰＵ
タイマ４７０に供給され、ＣＰＵタイマ４７０がＰＣＩ
ＣＬＫ信号によってクロックさせられる。 タイマ４７０
は、５入力ＡＮＤゲート４７２の出力によって形成された信号の受取り時に始まる。 ＡＮＤゲート４７２への入力は、ＧＮＴ［０］信号、ＰＣＩＩＤＬＥ信号、ＣＰＵ
ＭＳＫ［１］信号、！ ＣＮＴＲ ＡＣＴＶ信号及び！
ＣＯＵＮＴ ＤＩＳＡＢＬＥＤ信号である。 そこで、タイマ４７０がデセーブルされずアクティブでなく、ＰＣ
ＩバスＰが再トライの故にアイドルであり、ＥＩＳＡバスＥがマスクされ、ＰＣＩバスＰがＣＰＵに認可された時には、タイマ４７０は２ビットで指示された値をロードすることによって計数開始され、ロードされた値から０方向に計数を減少させる。 タイマ４７０は、二入力Ｏ
Ｒゲート４７４の出力によってリセットされる。 ＯＲゲート４７４への一入力はＰＣＩ ＲＥＳＥＴ信号であり、他の入力がＤ型フリップフロップ４７６の非反転出力によって形成される。 フリップフロップ４７６のＤ入力は、時間間隔を定義するために、それらの入力で２ビットを受信する二入力ＮＯＲゲートの出力を受信する。
フリップフロップ４７６の非反転出力が！ ＣＯＵＮＴ
ＤＩＳＡＢＬＥＤ信号である。 タイマ４７０は、好ましくは３ビットタイマであり、３つの出力ビットは、その出力が！ ＣＮＴＲ ＡＣＴＶ信号である３入力ＮＯＲゲート４８０への入力として形成される。 タイマ４７０の最終出力は、タイマ４７０がロードされた値から０に秒読みした時に供給されるＣＰＵ ＴＯ即ちＣＰＵタイムアウト信号である。

【００２９】ＣＰＵ ＲＥＴＲＹ ＭＳＴＲ、ＣＰＵ
ＴＯ及び！ ＣＯＵＮＴ ＤＩＳＡＢＬＥＤ信号は、ＣＰ
Ｕ ＭＳＫ［６：１］信号を供給するＣＰＵマスク発生ロジック４８２に供給される。 ＣＰＵが優先権デバイスであるはずであるのでＣＰＵがそれ自身マスクされない時に０信号が供給されないことは、注目される。 ＣＰＵ
マスク発生ロジック４８２の詳細が図７で形成される。
ＣＰＵ ＲＥＴＲＹＭＳＴＲ信号は、二入力ＮＡＮＤゲート４８４への一入力として形成されて、他の入力が！
ＣＯＵＮＴ ＤＩＳＡＢＬＥＤ信号を受信する。 ＮＡＮ
Ｄゲート４８４の出力は、第２入力がＣＰＵ ＴＯ信号を受信する二入力ＮＯＲゲート４８６への一入力として形成される。 ＮＯＲゲート４８６の出力は、非反転出力がＣＰＵ ＭＳＫ［ｘ］信号を供給するＤ型フリップフロップ４８８のＤ入力に供給される。 フリップフロップ４８８は、ＰＣＩ ＲＥＳＥＴ信号によってリセットされる。 従って、ＣＰＵ ＭＳＫ［６：１］信号は、ＣＰ
Ｕ ＲＥＴＲＹ ＭＳＴＲ信号が供給される時に、セットされ、ＣＰＵ ＴＯ信号が供給される時にクリアされる。

【００３０】ＣＵＴ ＭＳＫ［６：０］及びＣＰＵ Ｍ
ＳＫ［６：１］信号はマスク発生ロジック４９０に供給される。 マスク発生ロジック４９０の出力は、どのバス要求信号が現実の優先仲介プロセスからマスクされるべきであるかを指示するＭＳＫ［６：０］信号である。 回路の詳細が図７で形成される。 ＣＵＴ ＭＳＫ［ｘ］及びＣＰＵ ＭＳＫ［ｘ］信号は、出力がＭＳＫ［ｘ］信号である二入力ＯＲゲート４９２への２つの入力として形成される。 ＭＳＫ［０］信号が単にＣＵＴＭＳＫ
［０］信号であるように、ＣＰＵ ＭＳＫ［０］信号が形成されないことは、注目される。

【００３１】新しい認可ステートマシーン４１２の操作が図９で説明される。 制御はＰＣＩＲＥＳＥＴ信号の受取り時に状態Ａから始まる。 ＧＮＴ ＡＣＴＶ信号によって示されるように、アクティブな認可が存在するならば、制御は状態Ｂに進行する。 ＧＮＴ ＡＣＴＶ信号は、７入力ＯＲゲート５００（図１４）として生成される。 ＯＲゲート５００への７つの入力は、ＧＮＴ［６：
０］信号である。 また、ＧＮＴ ＡＣＴＶ信号は、他の入力が反転されてＧＮＴ［１］信号を受信する二入力Ｎ
ＡＮＤゲートへの一入力として形成される。 ＡＮＤゲート５０２の出力は、ＧＮＴ ＡＣＴＶ Ｎ１即ちＥＩＳ
Ａ以外の認可アクティブ信号である。 ＳＧＮＴ ＡＣＴ
Ｖ Ｎ１信号は、ＧＮＴ ＡＣＴＶ Ｎ１信号の同期化バージョンである。 もしＧＮＴ１ ＮＬＣＫ信号が存在するならば、ＥＩＳＡバスＥがＰＣＩバスＰの制御を持ち、ＬＯＣＫ ＡＣＴＶ２信号で示されるようにロック信号がアクティブでないことを指示して、制御が状態Ａ
から状態Ｅに進行する。 ＧＮＴ１ ＮＬＣＫ信号は、二入力ＡＮＤゲート５０８（図１４）の出力に供給される。 ＡＮＤゲート５０８への入力は、ＧＮＴ［１］信号及び！ ＬＯＣＫ ＡＣＴＶ２信号である。 ＬＯＣＫ Ａ
ＣＴＶ２信号は、入力がＬＯＣＫＥＤ［０、２：６］信号である６入力ＯＲゲート５０４の出力として生成される。 もしＰＡＲＫ ＣＰＵ信号がアサートされ、ＣＰＵ
ＧＮＴ即ちＧＮＴ［０］信号がアサートされるならば、制御は状態Ａから状態Ｆに進行する。 ＰＡＲＫ Ｃ
ＰＵは、誰もバスを要求せず、それ故にＣＰＵはデフォルト所有者として優先権が与えられることの指示である。 他の全ての場合において制御は状態Ａに留まる。

【００３２】！ ＥＲＥＱ信号は真である、即ちＥＩＳＡ
リクエスト信号がない時には、制御が状態Ｅから状態Ａ
に進行する。 さもなければ制御は状態Ｅに留まる。 従って、ＥＩＳＡバスＥは、ＰＣＩバスＰの所有権を得た時に、その操作が完了するまで、そこに留まる。 もしＧＮ
Ｔ１６ ＴＯ信号が真であり、即ちＧＮＴＳ ＭＩＮＴ
Ｏ及びＭＩＮ ＧＮＴ ＴＯ信号が真であるならば、制御は状態Ｂから状態Ａに戻るように進行する。 上記したようにＧＮＴ１６ ＴＯ信号は、１６ＰＣＩＣＬＫサイクルが所有権の変更後にバス上の活動なしで経過したことを指示し、一方ＧＮＴＳ ＭＩＮＴＯ及びＭＩＮ Ｇ
ＮＴ ＴＯ信号項目は、最少認可時間を持つあるマスタがバスの制御を持ち、最少認可時間がタイムアウト即ち終了したことを指示する。 ＧＮＴＳ ＭＩＮＴＯ信号が真であり、ＰＣＩ ＩＤＬＥ信号がアサートされず、Ｍ
ＩＮ ＧＮＴ ＴＯ信号がアサートされない時には、制御が状態Ｂから状態Ｄに進行する。 これは、最少認可時間が満了せず、バスマスタがバス上でアクティブであって認可がデセーブルされないことの指示である。 ！ ＰＣ
Ｉ ＩＤＬＥ信号が真であり、！ ＧＮＴＳ ＭＩＮＴＯ
信号が真であり、或いはＰＣＩ ＩＤＬＥ状態でないならば、ＧＮＴＳ ＭＩＮＴＯ及びＭＩＮ ＧＮＴ ＴＯ
信号がアサートされた時には、制御が状態Ｂから状態Ｃ
に進行する。 これは、バスがアクティブで、それが終了し或は最少認可時間を受けないことを指示する。 通常発生すべきでない場合においては、ＧＮＴ１ ＮＬＣＫ及びＰＣＩ ＩＤＬＥ信号がアサートされる時に、制御が状態Ｂから状態Ｅに進行する。 さもなければ制御は状態Ｂに留まる。

【００３３】ＧＮＴ１６ ＴＯ信号が真であるならば、
或いはＭＩＮ ＧＮＴ ＴＯ信号が真であり、ＰＣＩ
ＩＤＬＥ信号が真であるならば、バスを制御するバスマスタなしで十分な不活発の期間或は最少認可タイムが満了し、バスがアイドルであることを指示して、制御は状態Ｄから状態Ａに後に進行する。 もしＭＩＮ ＧＮＴＴ
Ｏ信号が真であり、バスが！ ＰＣＩ ＩＤＬＥ信号で指示されるようにアイドルでないならば、制御が状態Ｄから状態Ｃに進行する。 これは、バスマスタが最小認可時間後にまだアクティブな時の場合である。 さもなければ制御は状態Ｄに留まる。 従って、状態Ｄからの出口は、
全ての最少認可タイムアウトが経過したことを指示する。

【００３４】ＰＣＩバスＰがアサートされることを指示して、ＰＣＩ ＩＤＬＥ信号がアサートされる時には、
制御は状態Ｃから状態Ａに進行する。 制御は、ＧＮＴ１
ＮＬＣＫ及びＰＣＩ ＩＤＬＥ信号がアサートされた不適当な状態において状態Ｃから状態Ｅに進行する。 さもなければ制御は状態Ｃに留まる。

【００３５】！ ＰＡＲＫ ＣＰＵ信号がアサートされ、
バスがアイドルであるならば、制御が状態Ｆから状態Ａ
に後に進行する。 多数の状態下では制御が状態Ｆから状態Ｃに進行する。 それらの状態の第１は、！ ＰＡＲＫ
ＣＰＵ信号が真であり、！ ＰＣＩ ＩＤＬＥ信号が真であり、！ ＧＮＴＳ ＭＩＮＴＯ信号が真であることである。 この項目は、ＣＰＵがデフォルトのマスタでなく、
バスがアイドルでなく、最小認可時間を有するバスマスタが制御されていない時に使われる。 転送のための第２
の状態は、最小認可時間が経過して、バスがアイドルでないことを指示して、もし！ ＰＡＲＫ ＣＰＵ信号が真であり、！ ＰＣＩ ＩＤＬＥ信号が真であり、ＧＮＴＳ
ＭＩＮＴＯ信号が真であり、ＭＩＮ ＧＮＴ ＴＯ信号が真であるならばである。 他の全ての場合制御は、状態Ｆに留まる。

【００３６】図１０は新しい認可ステートマシーン４１
２の出力を例証する。 ＮＥＷ ＧＮＴ信号は、３入力Ｎ
ＡＮＤゲート５０４の出力として供給される。 ＭＩＮ
ＧＮＴ ＴＯ信号及び！ ＧＮＴ１ ＮＬＣＫ信号は、Ｎ
ＡＮＤゲート５０４への２つの入力であり、一方第３入力が二入力ＯＲゲート５０６の出力によって形成される。 ＯＲゲート５０６への入力は、ステートマシーン４
１２の次の状態が状態Ａ又は状態Ｃであることを指示する信号である。 従って、ＮＥＷ ＧＮＴ信号は、バスがアイドルになり、或はもしあれば最小タイムアウトが経過した時に、アクティブである。 ＥＧＮＴ ＥＮ即ちＥ
ＩＳＡ認可イネーブル信号は、それら入力の１つがＧＮ
Ｔ１ ＮＬＣＫ信号を受信する二入力ＡＮＤゲート５１
０の出力として供給される。 残りの入力は、入力でステートマシーンが状態Ａ又は状態Ｅであることを指示する二入力ＯＲゲート５１２の出力によって形成される。 従って、ＥＧＮＴ ＥＮ信号は、バスがアイドル或はＥＩ
ＳＡバスＥが管理している時にアクティブである。 新しい認可ステートマシーン４１２の最終の出力は、それらの入力が状態Ｄのステートマシーンを指示する信号及びＭＩＮ ＧＮＴ ＴＯ信号である二入力ＡＮＤゲート５
１４の出力として供給されるＭＮＧＮＴ ＣＬＲ信号である。 最小認可タイマ４１４は、好ましい実施例における特定のデバイス特にＣＰＵ、オプションコネクタ１１
８中のデバイス、グラフィック制御器及び更なるデバイスはある最少認可又はバスアクセス時間を持って、少くともある最小操作を行えるように、設計される。 これは、対照的で、マスタシップが遷移された場合のＰＣＩ
バスＰを受信した後にデバイスが最初の１６ＰＣＩＣＬ
Ｋ内で応答しなかったか否かを決定するために使われたＧＮＴ ＴＯタイマ４１６と異なる。 ＭＩＮ ＧＮＴタイマロジック４１４は、特定のデバイスがバスを得た時に、そのデバイスがＰＣＩＣＬＫサイクルの最小数の間バスを持つことを保証する。 このために、１６データビットは、タイマ４１４に供給されて、好ましい実施例において４つの特定のデバイス用の最小時間を指示する。
最少認可タイマ４１４が開始した時には、この時間値がカウントダウンタイマにロードされて、その後ゼロ方向に計数される。

【００３７】今図１１を参照して、ＰＣＩＣＬＫ信号によってクロックさせられたタイマ４１４は、ＭＩＮ Ｇ
ＮＴ ＴＭ ＲＳＴ即ち最少認可タイマリセットとして参照される信号を受信する。 この信号は、３入力ＯＲゲート５１０への出力として供給される。 このＯＲゲートへの３つの入力は、実際最少認可タイマ４１４の出力であるＭＩＮ ＴＭＲ ＴＯ信号と、初期アイドルバスタイマが経過したことを指示するＧＮＴ１６ ＴＯ信号と、！ ＧＮＴＳ ＭＩＮＴＯ信号とである。 この信号がハイの時に、最小認可タイマ４１４は、リセットされる。 ＭＩＮ ＧＮＴＴＭＲ ＳＴＲＴ信号は、タイマ４
１４の計数を開始するために用いられる。 このために、
ＧＮＴ［０］及び！ ＳＧＮＴ［０］信号は、二入力ＡＮ
Ｄゲート５１２に供給される。 同様に、ＧＮＴ及びバスマスタ２、３及び６用の！ ＳＧＮＴ信号は、ＡＮＤゲート５１４、５１６及び５１８に供給される。 ＡＮＤゲート５１２、５１４、５１６及び５１８の出力は、出力が二入力ＯＲゲートの一入力と、Ｄ型フリップフロップ５
２２及び５２４とに供給された４入力ＯＲゲート５２０
への入力である。 フリップフロップ５２２の非反転出力は、ＯＲゲート５２４への第２入力として形成される。
ＯＲゲート５２４の出力は、他の入力がＰＣＩＩＤＬＥ
信号を受信する二入力ＡＮＤゲート５２６の一入力に供給される。 ＡＮＤゲート５２６の出力は、ＭＩＮ ＧＮ
Ｔ ＴＭＲ ＳＴＲＴ信号である。 従って、タイマ４１
４は、ＰＣＩバスＰがアイドルであり、認可が適当なバスマスタの１つに供給された時に、始まる。

【００３８】ＭＩＮ ＧＮＴ ＴＭＲ ＳＴＲＴ信号は、二入力ＡＮＤゲート５２８の一入力に供給される。
ＡＮＤゲート５２８の第２入力は、タイマ４１４が０方向に計数し、即ち特定のデバイス用の最小認可時間が経過したという指示を受信する。 ＡＮＤゲート５２８の出力は、プリセット入力がＰＣＩ ＲＥＳＥＴ信号に接続されたＤ型フリップフロップ５３０のＤ入力に供給される。 フリップフロップ５３０の非反転出力は、タイマ４
１４を止めるために用いられるＭＩＮ ＧＮＴＤＩＳＡ
ＢＬＥ信号である。 フリップフロップ５３０の反転出力は、二入力ＡＮＤゲート５３２の一入力に接続され、他の入力がＭＩＮ ＧＮＴ ＴＭＲ ＳＴＲＴ信号を受信している。 ＡＮＤゲート５３２の出力は、二入力ＡＮＤ
ゲート５３４の反転入力に供給され、他の入力がタイマ４１４の０方向に秒読みしたことを指示する信号を受信している。 ＡＮＤゲート５３４の出力は、Ｄ型フリップフロップ５３６のＤ入力に供給されて、ＰＣＩ ＲＥＳ
ＥＴ信号がプリセット入力に供給される。 フリップフロップ５３６の出力は、二入力ＡＮＤゲート５３８の一入力と、４入力ＡＮＤゲート５４０の一入力とに供給されるＭＩＮ ＴＯ即ち最小タイムアウト信号である。 ＡＮ
Ｄゲート５３８への第２入力が反転されて、ＡＮＤゲート５３２の出力に接続される。 同様にＡＮＤゲート５３
２の出力は、ＡＮＤゲート５４０の反転入力に接続される。 フリップフロップ５３０の反転出力はＡＮＤゲート５４０の第３入力に接続され、一方Ｄ型フリップフロップ５４２の非反転出力がフリップフロップ５４０の第４
入力に接続される。 フリップフロップ５４２のＤ入力は、タイマの計数がロード後ゼロになっていないことを指示する！ ＴＭＲ＝０信号と、入力がＭＩＮ ＧＮＴ
ＴＭＲ ＳＴＲＴ信号及びＴＭＲ＝０信号である二入力ＡＮＤゲート５４６の出力との入力を持つＯＲゲート５
４４の出力を受信する。 ＡＮＤゲート５４０の出力がＭ
ＩＮ ＴＭＲ ＴＯ信号であり、一方ＡＮＤゲート５３
８の出力は、ＭＩＮ ＧＮＴ ＴＯ信号である。 従って、この様に、ＭＩＮ ＧＮＴ ＴＭＲ ＳＴＲＴ信号が受信される時に、タイマ４１４は適当な値がロードされて、数を減らす計数操作を始める。 これはタイマ４１
４がゼロに達するまで続行され、ゼロ時点でＭＩＮ Ｇ
ＮＴ ＴＯ信号及びＭＩＮ ＴＭＲ ＴＯ信号がアサートされて、タイムアウトを指示する。

【００３９】認可タイムアウトタイマ４１６がバスマスタの転送後に１６ＰＣＩＣＬＫ期間を計数することは注目された。 タイマ４１６は、５入力ＡＮＤゲート５４２
の出力によってイネーブルされる。 ＡＮＤゲート５４２
への入力の４つは、！ ＧＮＴ［１］信号、ＰＣＩ ＩＤ
ＬＥ信号の同期化バージョンであるＳＰＣＩ ＩＤＬＥ
信号、！ ＰＡＲＫ ＣＰＵ信号及び！ ＭＩＮ ＴＭＲ
ＴＯ信号である。 第５入力は、７つのＧＮＴ信号を受信する７入力ＮＡＮＤゲート５４２の出力によって形成される。 従って、タイマ４１６は、マスタとして作用するＥＩＳＡバスＥを除いてバスマスタのいずれかがバスを認可され、ＰＣＩバスＰがアイドルであるがＣＰＵに対してデフォルトでない時に、ＯＲゲート５４２によって活発化される。 その後タイマ４１６は、１６ＰＣＩＣＬ
Ｋ期間計数し、その後期間が終了したことを指示するＧ
ＮＴ１６ ＴＯ信号を出力する。

【００４０】図１２はＬＲＵ型アービタロジック４０２
のより詳細なブロック図を示す。 ＲＥＱ［６：０］信号は、ＲＥＱ信号に同期させてＳＲＥＱ［６：０］信号を生成する一連の７つのＤ型フリップフロップ６００に供給される。 追加的に、ＲＥＱ［６：０］信号は、修正された優先権デコーダ６０２および現実の認可デコーダ又はアービタ６０４に供給される。 ＳＲＥＱ［６：０］信号は、修正された優先権デコーダ６０２に供給される。
更にＬＯＣＫＥＤ［６：０］信号は、認可デコーダ６０
４と修正された優先権デコーダ６０２とに供給される。

【００４１】一連の優先権レジスタ６０６は、相互に関して種々のマスタの特定の優先権を決定するために用いられる。 このために、ＳＮＧＮＴ［６：０］信号及び同期化及び立下り（負）エッジ記憶ＧＮＴ信号は、ＲＥＴ
ＲＹ ＭＳＴＲ及びＲＥＡＲＢ信号と同様に優先権レジスタ６０６に供給される。 追加的に、セーブされた優先権レジスタ６０８の出力が優先権レジスタ６０６に供給される。 優先権レジスタ６０６の出力は、セーブされた優先権レジスタ６０８に、および修正された優先権デコードロジック６０２に供給される。 また、修正された優先権ロジック６０２は、どんなマスタもＰＣＩバスＰを要求していない時に用いられたＰＡＲＫＣＰＵ信号を受信する。

【００４２】修正された優先権デコードロジック６２
と、優先権及びセーブされた優先権レジスタ６０６及び６０８とのより詳細な概略図は図１３に形成される。 ２
１ビットが優先権レジスタ６０６及びセーブされた優先権レジスタ６０８によって記憶されることが注目される。 これは、バスマスタの各結合毎の１ビットに対応する。 例として１ビットは、バスマスタ０対バスマスタ６
で形成され、別の１ビットがバスマスタ０対バスマスタ５で順次形成される。 以下の論議においては、これはビットＸ及びＹとして参照され、Ｘが特定の記憶されたビットにおける第１のバスマスタであり、ｙが第２のバスマスタである。

【００４３】ＳＶＰ［ＸＹ］即ちセーブされた優先権［ＸＹ］信号は、二入力ＡＮＤゲート６１０への一入力として形成される。 他の入力は、ＲＥＴＲＹ ＭＳＴＲ
信号である。 ＡＮＤゲート６１０の出力は、他の入力がＰＣＩ ＲＥＳＥＴ信号である二入力ＯＲゲート６１２
への一入力として形成される。 ＯＲゲート６１２の出力は、他の入力がＳＮＧＮＴ［Ｘ］信号であるＯＲゲート６１４への一入力として形成される。 ＯＲゲート６１４
の出力は、Ｄ型フリップフロップ６１６のプリセット入力に供給される。 ＳＶＰ［ＸＹ］信号は、二入力ＡＮＤ
ゲート６１８への一入力として形成され、他の入力が！
ＲＥＴＲＹ ＭＳＴＲ信号を受信する。 ＡＮＤゲート６
１８の出力は、他の入力がＳＮＧＮＴ［Ｙ］信号を受信する二入力ＯＲゲート６２０への一入力として形成される。 ＯＲゲート６２０の出力は、フリップフロップ６１
６のクリア入力に供給される。 フリップフロップ６１６
のプリセット及びクリア入力は同期していることが注目される。 フリップフロップ６１６へのクロック信号は、
入力としてＲＥＡＲＢ信号及びＯＲゲート６１４及び６
２０の出力を受信するＯＲゲート６１７の出力によって形成される。 フリップフロップ６１６の非反転出力は、
Ｐ［ＸＹ］即ち優先権ＸＹビットであり、これはフリップフロップ６１６のＤ入力およびＤ型フリップフロップ６２２のＤ入力に供給される。 ＰＣＩ ＲＥＳＥＴ信号は、Ｄ型フリップフロップ６２２のプリセット入力に供給される。 フリップフロップ６２２の非反転出力はＳＶ
Ｐ［ＸＹ］信号であり、一方反転出力が！ ＳＶＰ［Ｘ
Ｙ］信号を供給する。 フリップフロップ６２２は、入力がＲＥＡＲＢ及びＰＣＩ ＲＥＳＥＴ信号であるＯＲゲート６２３の出力によってクロックさせられる。 また、
Ｐ［ＸＹ］信号は、二入力ＯＲゲート６２４への一入力として形成され、第２入力がＬＯＣＫＥＤ［Ｘ］信号である。 ＯＲゲート６２４の出力は、第２入力がＳＲＥＱ
［Ｘ］信号である二入力ＡＮＤゲート６２６に供給される。 ＡＮＤゲート６２６の出力は、出力がＭＰ［ＸＹ］
即ち修正された優先権ＸＹ信号であるＯＲゲート６２８
への一入力である。 ！ Ｐ［ＸＹ］信号は、他の入力が！
ＳＲＥＱ［Ｙ］信号である二入力ＡＮＤゲート６３０への一入力として形成される。 ＲＥＱ［１］及び！ ＲＥＱ
［１］信号は、ＳＲＥＱ［１］及び！ ＳＲＥＱ［１］信号の代わりに１即ちＥＩＳＡチャンネルで用いられることが注目される。 ＡＮＤゲート６３０の出力は、ＯＲゲート６２８への第２入力である。 ＯＲゲート６２８への第３入力は、ＣＰＵを含むチャンネルの場合ＰＡＲＫ
ＣＰＵ信号であり、他のチャンネルに用いない。

【００４４】この様に、マスタが再トライされる時には、セーブされた優先権ビットがフリップフロップ６１
６にセーブされ、しかし、再トライされないならば、マスタが全てのマスタに関して優先権を失う。 それ故にマスタが再トライされなければならないならば、全ての他のマスタに関するその優先権を保持し、その次の要求時にバスを回復するために、優先権アクセスを持つことができる。 しかしながらそれが再トライされていないならば、優先権はその他のマスタに関してはじかれる。 ＡＮ
Ｄ及びＯＲゲート６２４、６２６、６２８及び６３０で詳細に示される修正された優先権デコードロジック６０
２は、要求しているマスタのみが仲介に入ることができるように用いられる。 例えばもしマスタがより低い絶対優先権を持ち、すなわちより最近使われたならば、その第２マスタ以外の他のマスタがバスを要求せず、仲介で用いられる有効優先権ははじかれて、要求しているマスタが全ての非要求のマスタ以上の優先権を持っている。

【００４５】認可デコードロジック６０４のための等式が下に示される。 ＣＰＵ ＲＥＱ＝ＳＲＥＱ０｜｜ＰＡＲＫ ＣＰＵ Ｄ ＧＮＴ［０］＝ＭＰ０１＆＆ＭＰ０２＆＆ＭＰ０３
＆＆ＭＰ０４＆＆ＭＰ０５＆＆ＭＰ０６＆＆（！ＬＯＣ
Ｋ ＲＥＱ ＡＣＴＶ｜｜ＬＯＣＫＥＤ［０］）＆＆Ｃ
ＰＵ ＲＥＱ Ｄ ＧＮＴ［１］＝ＭＰ１２＆＆ＭＰ１３＆＆ＭＰ１４
＆＆ＭＰ１５＆＆ＭＰ１６＆＆（！ＭＰ０１＆＆！ＬＯ
ＣＫ ＲＥＱ ＡＣＴＶ｜｜ＬＯＣＫＥＤ［１］）＆＆
ＲＥＱ［１］ Ｄ ＧＮＴ［２］＝ＭＰ２３＆＆ＭＰ２４＆＆ＭＰ２５
＆＆ＭＰ２６＆＆（！ＭＰ０２＆＆！ＭＰ１２＆＆！Ｌ
ＯＣＫ ＲＥＱ ＡＣＴＶ｜｜ＬＯＣＫＥＤ［２］）＆
＆ＳＲＥＱ［２］ Ｄ ＧＮＴ［３］＝ＭＰ３４＆＆ＭＰ３５＆＆ＭＰ３６
＆＆（！ＭＰ０３＆＆！ＭＰ１３＆＆！ＭＰ２３＆＆！
ＬＯＣＫ ＲＥＱ ＡＣＴＶ｜｜ＬＯＣＫＥＤ［３］）
＆＆ＳＲＥＱ［３］ Ｄ ＧＮＴ［４］＝ＭＰ４５＆＆ＭＰ４６＆＆（！ＭＰ
０４＆＆！ ＭＰ１４＆＆！ ＭＰ２４＆＆！ ＭＰ３４＆＆
！ ＬＯＣＫ ＲＥＱ ＡＣＴＶ｜｜ＬＯＣＫＥＤ
［４］）＆＆ＳＲＥＱ［４］ Ｄ ＧＮＴ［５］＝ＭＰ５６＆＆（！ＭＰ０５＆＆！Ｍ
Ｐ１５＆＆！ ＭＰ２５＆＆！ ＭＰ３５＆＆！ ＭＰ４５＆
＆！ ＬＯＣＫ ＲＥＱ ＡＣＴＶ｜｜ＬＯＣＫＥＤ
［５］）＆＆ＳＲＥＱ［５］ Ｄ ＧＮＴ［６］＝（！ＭＰ０６＆＆！ＭＰ１６＆＆！
ＭＰ２６＆＆！ ＭＰ３６＆＆！ ＭＰ４６＆＆！ ＭＰ５６
＆＆！ ＬＯＣＫ ＲＥＱ ＡＣＴＶ｜｜ＬＯＣＫＥＤ
［６］）＆＆ＳＲＥＱ［６］

【００４６】特定の認可は、修正された優先権ビットの全てがその特定のバスマスタの方を指標する時に形成され、そのバスマスタがバスをロックし或は未ロック要求がアクティブであり、そのマスタがバスを要求していることは理解することができる。

【００４７】認可デコーダ６０４の出力は、認可貯蔵レジスタ６３０及び認可オフロジック６３２に供給されるＤ ＧＮＴ［６：０］信号である。 認可オフロジック６
３２は、ＰＡＲＫ ＣＰＵ及びＰＣＩ ＩＤＬＥ信号だけでなくＧＮＴ［６：０］信号をも受信する。 認可オフロジック６３２は、認可間の無駄時間の１つのＰＣＩＣ
ＬＫを保証するために使われたＧＮＴ ＯＦＦ信号を形成する。 ＧＮＴ ＯＦＦロジック６３２は、図１４でより詳細に示される。 ＧＮＴ ＯＦＦ信号は、それら入力の２つがＳＥＴ ＧＮＴ及びＰＣＩ ＩＤＬＥ信号である３入力ＡＮＤゲート６３４の出力として生成される。
ＳＥＴ ＧＮＴ信号は、入力の１つがＮＥＷ ＧＮＴ信号であり、他の入力が二入力ＮＡＮＤゲート６３８の出力を受信する二入力ＡＮＤゲート６３６の出力として生成される。 ＮＡＮＤゲート６３８への入力は、ＥＩＳＡ
バスが要求されて、バスが認可されたことを指示するＧ
ＮＴ［１］及びＲＥＱ［１］信号である。 従って、ＳＥ
Ｔ ＧＮＴ信号は、新しい認可が発生するべきで、ＥＩ
ＳＡバスがマスタでなくて、バスを要求していない時に、供給される。 ＡＮＤゲート６３４への第３入力は、
８入力ＯＲゲート６４０の出力である。 ＯＲゲート６４
０への最初の入力は、それらの入力でＧＮＴ［０］信号、ＰＡＲＫ ＣＰＵ信号及び認可がバスマスタ０に対してでないことを指示する信号を受信する３入力ＡＮＤ
ゲート６４２の出力によって形成される。 ＯＲゲート６
４０の７つの他の入力は、入力としてＧＮＴ［ｘ］、！
Ｄ ＧＮＴ［ｘ］及びバスマスタＸに対しない認可信号を持っているＡＮＤゲート６４４等の出力によって形成される。 従って、ＧＮＴ ＯＦＦ信号は、バス所有権が変化している時に、バスアイドルの１つのＰＣＩＣＬＫ
信号間認可レジスタ６３０をクリアするために供給される。

【００４８】認可レジスタ６３０は、図１３でより詳細に示される。 Ｄ ＧＮＴ［ｘ］信号は、Ｄ型フリップフロップ６５０のＤ入力に供給される。 フリップフロップ６５０のクリア入力は、それらの入力でＧＮＴ ＯＦＦ
信号及びＣＬＲ ＧＮＴ信号を受信する二入力ＯＲゲート６５２の出力を受信する。 ＣＬＲ ＧＮＴ信号は、３
入力ＯＲゲート６５４の出力として供給される。 ＯＲゲート６５４への入力は、ＭＮＧＮＴ ＣＬＲ及びＧＮＴ
１６ ＴＯ信号と、！ ＥＲＥＱ及びＥＧＮＴ信号を受信する二入力ＡＮＤゲート６５６の出力とである。 ＥＧＮ
Ｔ信号は、入力がＧＮＴ［１］、ＥＧＮＴ ＥＮ及び！
ＬＯＣＫ ＡＣＴＶ信号である３入力ＮＡＮＤゲート６
５８の出力として供給される。 従って、ＣＬＲ ＧＮＴ
信号は、ＥＩＳＡバスＥ以外のバスマスタが１６ＰＣＩ
ＣＬＫ期間内で制御しなかった時に、認可レジスタ６３
０をクリアするために用いられる。 フリップフロップ６
５０の出力は、Ｄ型フリップフロップ６５８及び６６０
のＤ入力にも供給されるＧＮＴ［ｘ］信号である。 フリップフロップ６５８の非反転出力がＳＧＮＴ［ｘ］即ち同期化認可信号であり、一方フリップフロップ６６０の非反転出力は、フリップフロップ６６０がＰＣＩＣＬＫ
信号の立下がり縁でクロックさせられるので、ＳＮＧＮ
Ｔ［ｘ］信号を生成する。 従って、フリップフロップ６
５８及び６６０は図１２の同期化認可レジスタ６６２を形成する。

【００４９】ある雑多なロジック及び信号はこの記述で検討され、ロジックが次に述べる通りである。 ＰＡＲＫ
ＣＰＵ信号は、Ｄ型フリップフロップ６７０の非反転出力によって生成される。 フリップフロップ６７０のＤ
入力が３入力ＡＮＤゲート６７２の出力に接続される。
ＡＮＤゲート６７２への入力は、ＰＣＩ ＩＤＬＥ信号、！ ＲＥＱ ＡＣＴＶ即ち反転リクエストアクティブ信号及び！ ＧＮＴＳ ＮＯＣＰＵ信号である。 ＧＮＴＳ
ＮＯＣＰＵ信号は、その入力でＧＮＴ［６：１］信号を受信する６入力ＯＲゲート６７４の出力で生成される。 従って、バスがアイドルで、要求がアクティブでなく、ＣＰＵ以外の他のマスタが認可されていない時には、ＰＡＲＫ ＣＰＵ信号がアクティブである。 新しい認可ステートマシーン４１２で用いられた１つの信号は、ＧＮＴＳ ＭＩＮＴＯ信号であった。 この信号は、
Ｄ型フリップフロップ６７６（図１３）の出力で生成される。 フリップフロップ６７６へのクリア入力は、ＣＬ
Ｒ ＧＮＴ及びＧＮＴ ＯＦＦ信号を受信する二入力Ｏ
Ｒゲート６７８の出力によって形成される。 フリップフロップ６７６のＤ入力は、それら入力がＤ ＧＮＴ
［０、２、３、６］信号を受信する４入力ＯＲゲート６
８０の出力によって形成される。 これらは最少認可時間を持つ特定のバスマスタである。 ＲＥＱ ＡＣＴＶ即ちリクエストアクティブな信号はそれらの入力で７つのＲ
ＥＱ信号を受信する７入力ＯＲゲート６８２の出力で生成される。 同様にＲＥＱ ＡＬＬ信号は、それらの入力でＥＩＳＡ要求即ちＲＥＱ［１］以外のリクエスト信号の全てを受信する６入力ＯＲゲート６８４の出力として生成される。 最終の信号は、Ｄ入力が二入力ＯＲゲート６８８の出力に接続されるＤ型フリップフロップ６８６
の非反転出力で生成されるＲＥＡＲＢ信号である。 ＯＲ
ゲート６８８への１つの入力は、ＧＮＴ１６ ＴＯ信号である。 一方第２入力が二入力ＡＮＤゲート６９０の出力に接続される。 ＦＲＡＭＥ信号及び！ ＳＦＲＡＭＥ信号即ち反転同期化ＦＲＡＭＥ信号はＡＮＤゲート６９０
に供給される。

【００５０】

【発明の効果】それ故に本発明によるアービタは、サイクルが完了できると知られるまで、マスタがサイクルを繰返し再トライするのを防止し、再トライを強要するならば、メモリに最高の有効優先権を提供して形成される。 有効優先権におけるこの変更は、必要とされた項目と合致させるために、バスマスタバス要求信号をマスクすることによって達成された。 追加的に再トライされたマスタは、それが参加する次の仲介のための優先権を保持する。

【００５１】発明の前述の開示及び記述は、説明的でそれの実例であり、サイズ、形、材料、構成要素、回路要素、配線接続及び接点における種々の変更が説明された回路及び構成及び操作と方法の詳細と同様に発明の精神から逸脱しないでなされてもよい。

【図面の簡単な説明】

【図１】本発明に従ってアービタを含んでいるシステム基板のブロック図である。

【図２】図１のシステム基板に使用される代替のプロセッサ基板のブロック図である。

【図３】図１のシステム基板に使用される代替のプロセッサ基板のブロック図である。

【図４】図１のシステム基板に使用されるビデオグラフィック制御器基板のブロック図である。

【図５】図１のＰＣＩアービタのブロック図である。

【図６】図５のＰＣＩアービタの予約及びマスクしているロジックのブロック図である。

【図７】図６の予約及びマスクしているロジックと協働するロジックの概略図である。

【図８】再トライが再優先権を防止するために発生した時を指示するサイクルを追跡することのためにステートマシーンである。

【図９】新しいマスタがバスを認可された時を決定するステートマシーンである。

【図１０】図９のステートマシーンと協働するロジックの概略図である。

【図１１】図５の最少認可タイマと協働するロジック及び回路の概略図である。

【図１２】図５の修正されたＬＲＵアービタのブロック図である。

【図１３】図１２のアービタと協働する回路の概略図である。

【図１４】図１２のアービタと協働する回路の概略図である。

【図１５】図１２のアービタと協働する回路の概略図である。

【符号の説明】

Ｐ ＰＣＩバス Ｅ ＥＩＳＡバス １３０ ＰＣＩ−ＥＩＳＡ橋渡し ２１４ メモリ配列