【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、広くはパーソナル・コンピュータのアダプタ・カードに関し、特に、マイクロ・チャネル・アーキテクチャ（ＭＣＡ）・アダプタ・カード上に設置されたＰＣＩ（Peripheral Component Int
erconnect）拡張カードのコンフィギュレーション及び初期化を可能とし、かつパーソナル・コンピュータの立上げ中にＰＣＩ拡張カードに対してメモリ空間が割当てられることを確保するための方法及び装置に関する。

【０００２】

【従来の技術】パーソナル・コンピュータは、Intel808
8マイクロプロセッサによる当初のモデル、例えばインターナショナル・ビジネス・マシーンズ・コーポレーション（ＩＢＭ）ＰＣや他のＩＢＭ互換機以来、革新的な変化を遂げてきた。 パーソナル・コンピュータの認識が広まってきたことから、よりいっそう進んだ特性や高性能高速度が求められるようになり、その結果、Intel802
86、80386、80486 及び最近ではペンティアム（Penthiu
m）等のさらに高度のマイクロ・プロセッサが開発されてきた。

【０００３】パーソナル・コンピュータをより「ユーザ・フレンドリ（ユーザが使い易い）」にしたいという要望に加えて、上記のような要求に対応するべく、ＩＢＭ
は、パーソナル・コンピュータの Personal/system/2
（ＰＳ／２）ファミリを導入した。 このＰＳ／２ファミリは、ＩＳＡ（Industry Standard Architecture）アーキテクチャを使用するＩＢＭの「Family I」システムとは異なる形式のマイクロ・チャネル・アーキテクチャ（ＭＣＡ）と称されるアーキテクチャに基づいている。
ＩＳＡからＭＣＡへの移行においてＩＢＭにより導入された主な変更の１つは、プログラマブル・オプション・
セレクト（Programmable Option Select）すなわちＰＯ
Ｓレジスタの仕様であった。 この仕様は、全てのコンフィギュレーション（システム構成設定）をソフトウェアを通して処理することによって、ジャンパやＤＩＰスイッチの設定により拡張ボードのコンフィギュレーションを行う必要性を排除するものである。 コンフィギュレーション・データは、拡張ボードに関するＣＭＯＳメモリやアダプタ記述ファイル（ＡＤＦ）内における各拡張ボードのＰＯＳレジスタ空間に記憶され、またその起動ディスクに記憶される。 ＰＣＩのオペレーティング・システムは、パーソナル・コンピュータが立上げられる毎に記憶されたコンフィギュレーション・データを各拡張ボード内へ自動的にロードし、そしてそのコンフィギュレーション・データの保全性をも保証する。

【０００４】パーソナル・コンピュータでは、システム・マスタすなわちＣＰＵと各アダプタとの間で、アダプタＩＤとアダプタ・コンフィギュレーション・データとを転送するためにセット・アップ・（立上げ）サイクルを利用してコンフィギュレーションが行われる。 システム・コンフィギュレーション手順は、アダプタがアクティブＣＤＳＥＴＵＰ信号によって選択されることを除いて任意の基本的データ転送と類似しており、有効なＰＯ
Ｓレジスタ・アドレスはアドレス・バス上で駆動される。 しかしながら、ビットＡ（２−０）のみがアダプタによってデコード（復号化）されるので、全てのコンフィギュレーション・データ転送は、データ・バス上のビットＤ（０−７）上で発生する１バイト（すなわち８ビット）転送である。

【０００５】システム立上げの間、１つの拡張スロットのＣＤＳＥＴＵＰラインへ信号を出すことによって一時に１つの拡張スロットのみが選択される。 ＣＤＳＥＴＵ
Ｐラインは、アダプタ・カードを挿入できるパーソナル・コンピュータの８個の拡張スロットのうちの１つを個別に選択するためにシステム論理によって駆動される。
各拡張スロットは専用のＣＤＳＥＴＵＰラインを有しており、各スロットに独立したＣＤＳＥＴＵＰ信号を与えることができる。 特定のスロットのＣＤＳＥＴＵＰラインがアクティブにされると、アダプタ・カードが存在する場合には、そのアダプタのＩＤ番号とコンフィギュレーション・データが記憶されているそのアダプタのＰＯ
Ｓレジスタへのアクセスが獲得できる。

【０００６】ＰＯＳ動作は、アダプタＩＤ番号に合わせて行われる。 このＩＤ番号は、ＭＣＡのアダプタの各モデルに割当てられた独自の符号となっており、各ＭＣＡ
アダプタ・カードは、このような番号を割当てられなければならない。 一旦、アダプタ・カードが選択されると、そのアダプタ・カードはそのアダプタＩＤ番号を問合わされる。 このＩＤ番号は、その拡張スロットに割当てられたＣＭＯＳメモリに記憶された値と比較される。
もし２つの番号が一致すれば、そのアダプタ・カードのＡＤＦを探すために起動ディスクが検索される。 ＡＤＦ
は、そのアダプタ・カードのコンフィギュレーションのためのコンフィギュレーション・データを含むものである。 もしアダプタ・カードから読取られたＩＤ番号とＣ
ＭＯＳ内に記憶されたＩＤ番号が一致しなければ、あるいは、もしアダプタ・カードのＡＤＦが見つからなければ、エラーとなり、システム・コンフィギュレーション・ユーティリティが再び実行されなければならない。 そうでない場合は、コンフィギュレーション・データがＡ
ＤＦから読取られて、そのアダプタ・カードのＰＯＳレジスタを初期化するために用いられる。

【０００７】ＭＣＡは、０から７までの番号をもつ８個のＰＯＳレジスタを提供する。 ＰＯＳレジスタとの間のデータ転送は、任意の基本的なデータ転送機能と類似の方法で実行される。 例外は、有効なＰＯＳアドレスがアドレス・バス上で駆動されるとき、８個のＰＯＳレジスタのいずれかアドレス指定されているのかを判断するためにアドレス・バスのラインＡ（２−０）のみがアダプタ・カードによりデコードされることである。 次の表１
は、ＰＯＳ動作に使用されるアドレス空間の構造を示している。 以降、数字の添字「ｈ」は１６進数であることを示す。

【０００８】

【０００９】８個のＰＯＳレジスタの他に、ＭＣＡは、
拡張ＰＯＳ（ＸＰＯＳ）と称される付加的なＰＯＳレジスタ空間である１２８ｋバイトまでアクセスするための機構を提供している。 ＸＰＯＳレジスタは、立上げシーケンス中に、２バイト値をＰＯＳレジスタ７（上位バイト）及び６（下位バイト）に書込むことによってアクセスされる。 この値は、その後、ＰＯＳレジスタ３及び４
への全ての立上げサイクルのアクセスにおけるＸＰＯＳ
レジスタへの索引として用いられる。 例えば、もし００
０１ｈがＰＯＳレジスタ７及び６へ書込まれたならば、
ＸＰＯＳレジスタ０００１ｈへのアクセスは、ＰＯＳレジスタ４を通してのものでもよい。 ＩＢＭのＭＣＡに関するさらに詳細な情報については、ＩＢＭ社の刊行物「PersonalSystem/2 Model 80 Technical Reference」
(April, 1987)を参照されたい。

【００１０】さらに最近では、ＭＣＡに替ってＰＣＩと称するバスが、高集積度の周辺装置コントローラとプロセッサやメモリのシステムとの間で使用することを目的とした物理的相互接続機構として開発された。 ＭＣＡアダプタと同様に、ＰＣＩ適合デバイスも初期化とコンフィギュレーションを行わなければならず、また、ＭＣＡ
と類似するが、ＰＣＩもまた別のコンフィギュレーション・アドレス空間を介する全体的なソフトウェア駆動の初期化とコンフィギュレーションを提供する。 しかしながら、ＭＣＡと異なる点は、ＭＣＡの８バイトのＰＯＳ
空間及び１２８ｋバイトのＸＰＯＳ空間に対して、ＰＣ
Ｉが２５６バイトのコンフィギュレーション空間もしくは２５６バイトのコンフィギュレーション・レジスタからなっていることである。 さらにＰＣＩデバイスは、コンフィギュレーション中に、ＭＣＡのＣＤＳＥＴＵＰ信号に類似するＩＤＥＳＥＬ信号を用いて選択され、これはＰＣＩバス上の各デバイスに与えられる。 すなわち、
ＩＤＥＳＥＬラインがアクティブとなっているときに、
２４個の最上位ＡＤ（３１−０）の１つを駆動することによって特定のデバイスの選択が行われる。

【００１１】選択されたＰＣＩデバイスは、ＤＥＶＳＥ
Ｌ＃信号によってＣＰＵに応答する。 その後、選択されたデバイスの２５６バイトのレジスタ空間のアドレス指定を、ＡＤ（７−２）ラインを用いて行うことができる。 ＰＣＩバスのプロトコルや電気的及び機械的特性に関するさらに詳細な説明については、PCI Special Inte
rest Group, Hillsboro, OR.により刊行されている「PC
I Specification Revision 2.0-Review Draft 3/9/93」
を参照されたい。

【００１２】ある場合には、アダプタ・カード自体の上に元々備えられていなかった付加的な機能をもつ基本アダプタ・カードを、コストやカード上の寸法制限等の様々な理由によって設置したいことがある。 通常は、このような付加的な機能は、ユーザの個人的選択の問題となる。 例えば、基本表示装置アダプタは、通常、ＪＰＥＧ
（Joint Photographic Experts Group）又はＭＰＥＧ
（Motion Picture Experts Group）による画像圧縮アルゴリズムを実現するために必要な回路や論理を含んではいない。 なぜなら、多くのユーザはこのような機能を必要とせず、従って彼らの基本表示装置アダプタにこのような機能を含めるために代価を払おうは思わないからである。 ところが、他のユーザでは、最初はこのような付加的な機能が必要とは思わなかったが、後になって必要だと思うような場合がある。 それでもそのユーザは、その機能を獲得するために新しい表示装置アダプタを買わされたくはないと考える。 そのかわりに、ユーザは、交換可能なアルゴリズムを利用できたらよいと考えるであろう。

【００１３】上記のような状況に対する解決策は、ＭＰ
ＥＧやＪＰＥＧを実行するための回路や論理などの付加的な機能を、拡張カード（本明細書中では「子（ドータ）カード」と称する）上に備えることである。 これは、アダプタ・カード自体に取外し可能に接続できる。
この方法により、ユーザは基本アダプタ・カードを購入し、その上で、ユーザがその性能を得たいと思う付加的な機能を選択することができる。

【００１４】

【発明が解決しようとする課題】上記の子カードの使用に関連する問題は、次のような事実から生じてくる。 すなわち、ＰＣＩバスが早くも新しい工業標準となりつつあることが明らかであることから、子カード及びその上に設置される構成要素がＰＣＩ適合性をもつよう設計されることが望ましく、それによって、ＰＣＩローカル・
システム・バスをるパーソナル・コンピュータの回路に付加的な変更を要することなく、これらの子カード等をプレーナすなわちマザー・ボード上に移せるようにすることである。 しかしながら、ほとんどの既存のパーソナル・コンピュータすなわちほとんどの使用可能なアダプタ・カードは、ＰＣＩ適合性ではなくむしろＭＣＡもしくはＩＳＡ適合性をもつ。 従って、ＭＣＡによる信号、
セット・アップ・サイクル、及びそのためのプロトコルを用いるＭＣＡアダプタ・カード上に設置されるＰＣＩ
子カードを、いかにして初期化しかつコンフィギュレーション（構成）を行うかという問題が生じてくる。

【００１５】子カードと用いることに関連する別の問題は、パーソナル・コンピュータの他の装置が子カードのＲＡＭもしくはＲＯＭのいずれか又は双方にアクセスするべくイネーブルとすることである。 パーソナル・コンピュータのコンフィギュレーションにおいて、ホストのメモリ・マネージャは、拡張スロットに挿入されている各アダプタ・カードが必要とするメモリ空間の大きさを判断するために、これらに対してポーリングを行う。 それからメモリ・マネージャは、各カード毎の１６ｋバイトの全メモリ空間を越えないように、８ｋバイトのブロックからなる要求された大きさの空間を各カードに割当てる。 しかしながら、ホストすなわちメモリ・マネージャは、１又は複数のアダプタ・カード上に設置されたいずれの子カードの存在も認知しないために、それらに対してはメモリ空間が割当てられない。 その結果、子カード上に設置されたいずれのＲＡＭもしくはＲＯＭもアクセス不能となる。

【００１６】以上のことから、必要とされるのは、ＭＣ
Ａのコンフィギュレーション・サイクル及び信号を用いてＰＣＩの子カードのコンフィギュレーションを行うための技術であり、また、システム立上げにおいて、アダプタ・カード上に設置された子カードに対してメモリ空間を確実に割当てるための技術である。

【００１７】

【課題を解決するための手段】前述の問題は、ＭＣＡセット・アップ・サイクル及び信号を用いてＭＣＡアダプタ・カード上に設置されたＰＣＩ子カードのコンフィギュレーションを可能としかつその子カードに対してメモリ空間を確実に割当てるための方法及び装置によって、
解決されかつ技術的進歩が実現される。 この技術において、ＭＣＡバス上に設置されるように設計されたアダプタ・カードは、子カードを設置するべく、パーソナル・
コンピュータのＭＣＡシステム・バスとアダプタ・カード上のＰＣＩバスとをインターフェースするためのブリッジが設けられる。 このブリッジはまた、子カードのＰ
ＣＩコンフィギュレーション・データ空間のコンフィギュレーションを適切に行うべく、ＭＣＡの立上げサイクル及び信号を適切なＰＣＩのコンフィギュレーション信号へと変換するものでもある。 さらにこの技術においては、アダプタ・カード・スロットがＤＯＳ起動の際にポーリングされたとき、このブリッジが適切なＲＯＭシグネチャにより応答するによって、パーソナル・コンピュータのメモリ・マネージャがその子カードへメモリ空間を割当てることになる。

【００１８】好適例では、本発明は、汎用的なパーソナル・コンピュータ、例えばＩＢＭのモデル PS/2 や類似の装置におけるＭＣＡシステム・バスへ接続されたＭＣ
Ａ適合アダプタ・カードを含むものである。 アダプタ・
カードの回路に対して付加的な機能を提供するＰＣＩ適合の子カードが、このアダプタ・カードのＰＣＩバス上に設置されている。 ＰＣＩ／ＭＣＡブリッジが、パーソナル・コンピュータのＭＣＡバスとアダプタ・カードのＰＣＩバスとをインターフェースするためにこのアダプタ・カード上に設けられる。 これによって、ＭＣＡバスのセット・アップ・シーケンスにおいて子カードのコンフィギュレーションが可能となり、また、必要な場合に子カードに対してメモリ空間を確実に割当てるべくパーソナル・コンピュータのＤＯＳ起動において適切なＲＯ
Ｍシグネチャで応答する。

【００１９】本発明の一態様では、アダプタ・カードのＸＰＯＳレジスタの第１の組を選択的に用いることによって、ブリッジの動作をイネーブルとし、子カードのＰ
ＣＩコンフィギュレーション空間すなわちレジスタ及び子カード上の他のＰＣＩ適合素子に対し選択的にアクセスしかつ初期化することを可能とする。

【００２０】本発明の別の態様では、ＸＰＯＳレジスタの第２の組が、ブリッジのデータ・フロー・モードをＲ
ＡＭもしくはＲＯＭモード又は通過（パス・スルー）モードへ設定するために用いられる。 ＲＡＭもしくはＲＯ
Ｍモードにおいては、ＤＯＳ起動時にアダプタ・カードが子カードの適切なＲＯＭシグネチャによりポーリングされるとき、ブリッジが応答する。 通過モードにおいては、データがブリッジを通ってＰＣＩバスとの間で行き来する。 さらに、上記ＸＰＯＳレジスタの第２の組は、
子カードのＲＯＭシグネチャを適切な値に初期化するためにも用いられる。 ＸＰＯＳレジスタの第２の組の残りのレジスタは、子カードの必要な全てのＲＡＭやＲＯＭ
の空きの大きさと場所をイネーブルとしかつ記憶するために選択的に用いられる。 それによって、ブリッジがいずれかの空きの範囲内のアドレスをデコーディングすれば、子カードへのＰＣＩ動作を開始することができる。

【００２１】本発明により得られる技術的な利点は、子カード等のＰＣＩ適合デバイスを、ＭＣＡセット・アップ・サイクルと信号とを用いてコンフィギュレーションできることである。

【００２２】本発明により得られる別の技術的利点は、
アダプタ・カードに対し、ブリッジによって実現される組込み型のＰＣＩ／ＭＣＡインターフェースを提供することである。 これによって、アダプタ・カードの回路を、パーソナル・コンピュータのプレーナ上のＰＣＩローカル・バス上に、実質的な変更を行うことなく直接的に設置するべく移行することができる。

【００２３】本発明により得られるさらに別の技術的利点は、子カードに対してメモリ空間を確実に割当てることである。 これによって、子カードのいずれのＲＡＭ又はＲＯＭへもアクセスすることができる。

【００２４】

【実施例】図１は、パーソナル・コンピュータ８を示している。 これは好適にはＩＢＭ又はＩＢＭ互換のパーソナル・コンピュータであり、システム・バス１２に接続されたホスト部分１０からなる。 好適例では、システム・バス１２は、ＩＢＭのマイクロ・チャネル・バス（Ｍ
ＣＡ）標準バスから構成される。 しかしながら、システム・バス１２は、任意の数の他の形式のバスから構成されていてもよい。 例えば、ＩＳＡやＡＴ等のバスでもよい。 図示されていないが、ホスト１０は、少なくとも中央演算処理装置（ＣＰＵ）、メモリ、メモリ管理回路、
Ｉ／Ｏ（入出力）装置、並びにパーソナル・コンピュータ８の動作を実行するために必要な他の構成要素及び論理からなる。

【００２５】アダプタ・カード１４は、そのアダプタ回路内に機能を常駐させており、パーソナル・コンピュータ８の８個の拡張スロット（図示せず）の１つを介してシステム・バス１２へ接続されている。 アダプタ・カード１４の目的とする機能を実行するために必要な全てのハードウェア及び論理に加えて、アダプタ回路１６は、
システム・バス１２へ接続されるブリッジ１７を備えている。 アダプタ回路１６は、好適には、集積回路（Ｉ
Ｃ）チップとして実現されるが、任意の数の独立したハードウェアや論理による構成要素で構成してもよい。

【００２６】後述するように、好適例においては、ブリッジ１７の機能は、システム・バス１２等のＭＣＡバスとＰＣＩ拡張カードすなわち子カード２０が接続されるＰＣＩバス１８との間のインターフェースを提供することである。 本明細書では詳細には述べないが、アダプタ回路１６とプレーナ上のＰＣＩローカル・バスとの間のインターフェースを提供することもブリッジ１７に関連する機能である。 これによってアダプタ回路１６をなんら変更することなく、直接的にパーソナル・コンピュータのプレーナ上のＰＣＩローカル・バスに設置することができる。 最後に、システム・バス１２と、カード１４
上に含まれるいくつかのＭＣＡデバイス、例えばＮＶＲ
ＡＭ２２、ＶＲＡＭ２４及び他のデバイス２６との間のインターフェースをＭＣＡバス２８を介して行うことをブリッジ１７の機能としてもよい。

【００２７】子カード２０は、アダプタ・カード１４の機能を強化するための回路及び論理を備えている。 例えば、アダプタ・カード１４が表示装置アダプタであって、アダプタ回路１６が表示サブシステムに必要な要素からなる場合、いくつかの事例において、ユーザが、Ｊ
ＰＥＧやＭＰＥＧによる画像圧縮アルゴリズム等のアルゴリズムを実行する回路を追加することによって、アダプタ・カード１４の機能を選択的に増強できることが望ましいと考えることがある。 アダプタ・カード１４の本来の構造的、コスト的及び他の制限のために、上記のような付加的な機能を直接アダプタ・カード１４へ組入れることは困難又は望ましくない場合がある。 さらに、ユーザは、ある場合にはＭＰＥＧアルゴリズムを用い、また他の場合にはＪＰＥＧアルゴリズムを用いるような融通性を求めることもある。 またさらに、特定の画像圧縮を実行するための回路と論理は、子カード２０のような拡張カードによって実現され、このカードはアダプタ・
カード１４へ取外し可能に接続される。

【００２８】好適例では、子カード２０がＰＣＩ適合であり、すなわちＭＣＡバスではなくＰＣＩバス上に設置されるべく設計されている。 一方、アダプタ・カード１
４は、システム・バス１２等のＭＣＡバス上に設置されるべく設計されたＭＣＡ適合デバイスである。 従って、
子カード２０は、ＭＣＡによる信号とセット・アップ・
サイクルとを用いて最初にコンフィギュレーションを実行された後、駆動されなければならないという事実に関して問題が存在する。

【００２９】ホスト１０内に実現されるメモリ「管理回路」（図示せず）が、子カード２０上のＲＡＭやＲＯＭ
にアクセスできるように子カード２０にメモリ空間を確実に割当てることにおいても問題が存在する。 ホスト１
０は、アダプタ・カード１４と子カード２０とからなる２つの別々のカードとしては見ておらず、アダプタ・カード１４を単一のカードと見ているので、子カード２０
が自らの存在をメモリ「管理回路」に知らせる何らかの手段をもっていない限り、メモリ空間はアダプタ・カード１４にのみ割当てられる。 本発明が課題とするのは、
これら２つの問題である。

【００３０】図２は、図１のブリッジ１７の詳細なブロック図である。 ブリッジ１７は、システム・バス１２からのＭＣＡ信号をＰＣＩバス１８とインターフェースさせるためのＰＣＩインターフェース２００からなっており、以下に詳述する。 ブリッジ１７は、さらに、まとめて２０２で示されているシステム・バス１２の３つの最下位アドレス・ライン（Ａ（２−０））上の３つのビット・アドレスと、システム・バス１２上のＣＤＳＥＴＵ
Ｐライン２０４上のＣＤＳＥＴＵＰ信号とを受信するために接続されたＰＯＳアドレス・デコーダ２０１を備えている。 公知の技術であるが、ライン２０４上のＣＤＳ
ＥＴＵＰ信号は、アダプタ・カード１４が挿入された拡張スロット（図示せず）を選択するためにホスト１０内のシステム論理によって駆動される。 ＣＤＳＥＴＵＰ信号ライン２０４がアクティブであるとき、アダプタ・カード１４が選択され、その８ビットのＰＯＳレジスタ０
から７へのアクセスが得られる。 これらはまとめて２０
５で示されている。

【００３１】カード立上げ又はコンフィギュレーションのシーケンス中に、公知であるが、ＰＯＳレジスタ２０
５の１つが、ラインＡ（２−０）上のＰＯＳレジスタの３つのビット・アドレスを駆動することによって書込み又は読取りのために選択される。 このアドレスはデコーダ２０１によりデコードされる。 デコーダ２０１は、ラインＡ（２−０）によりアドレス指定されたＰＯＳレジスタを選択するために、ライン２０６を介してＰＯＳレジスタ２０５へ信号を送る。 それから、ホスト１０に記憶されたアダプタ・カード１４のアダプタ記述ファイル（ＡＤＦ）から読取られたコンフィギュレーション・データが、システム・バス１２のデータ・ラインＤ（７−
０）を介して選択されたＰＯＳレジスタに書込まれる。
これらのデータ・ラインはまとめてライン２０７として示されている。

【００３２】後述するが、ＰＯＳレジスタ４、６及び７
は、拡張ＰＯＳすなわちＸＰＯＳレジスタ空間２０７へアクセスするために用いられる。 本発明の態様によれば、ＸＰＯＳレジスタ１０ｈから１３ｈは、「ＰＣＩデバイス・コンフィギュレーション・レジスタ」として用いるためにまとめて示されており、その構成と機能については、後に詳述する。 さらに、ＸＰＯＳレジスタ１４
ｈから１Ａｈは、「ＰＳＩメモリ・アクセス制御レジスタ」として用いるためにまとめて示されている。 その構成と機能については図４を参照して後に詳述する。

【００３３】公知であるが、ＸＰＯＳレジスタ空間２０
７内の所与のレジスタは、ＸＰＯＳレジスタ空間２０７
内のＸＰＯＳレジスタへの索引として用いられる１６ビット値の最上位バイト（ＭＳＢ）及び最下位バイト（Ｌ
ＳＢ）をそれぞれＰＯＳレジスタ７及び６へ書込み、その後ラインＡ（２−０）上で「１００ｂ」（以降、数字の添字「ｂ」は２進数であることを示す）を駆動することによってＰＯＳレジスタ４を選択してアクセスされる。 ＰＯＳレジスタ４の選択に応答して、ＰＯＳ４ＳＥ
ＬＥＣＴ信号が、ライン２１１上のＸＰＯＳデコーダ２
１０へ与えられ、これによってデコータ２１０がＰＯＳ
レジスタ７、６に記憶された１６ビット値をデコーディングしかつこれを索引として選択ライン２１２のうちの適切な１つをアクティブとすることによりＸＰＯＳレジスタを選択する。 従って、ＸＰＯＳレジスタ１０ｈから１Ａｈの中の１つに対するアクセスは、ＰＯＳレジスタ７、６を用いてレジスタの中の適切な１つを索引付けし、ＰＯＳレジスタ４へアクセスすることによって行われる。 この時点で、コンフィギュレーション・データが、ライン２０８を介して索引付けされたＸＰＯＳレジスタに対して書込み又は読取りできる。 この方法において、ＰＯＳレジスタ４は、ＰＯＳレジスタ７、６によりアドレス指定されたＸＰＯＳレジスタに対する「ウィンドウ（窓）」として機能する。

【００３４】以降、詳細に述べるが、ブリッジ１７は、
さらにＰＣＩインタフェース２００にライン２１５を介して制御信号を与えるべく接続されたＰＣＩバス制御装置２１４、ＸＰＯＳレジスタ１１ｈに記憶された値を受信するために接続されたデコーダ２１６、及びバッファ２１８を備えており、バッファ２１８の上位３つのバイトは、デコーダ２１６の出力を受信するために接続され、またＬＳＢは、ＸＰＯＳレジスタ１２ｈに記憶された値を受信するために接続されている。

【００３５】ここで、ＰＣＩデバイス・コンフィギュレーション・レジスタすなわちＸＰＯＳ１０ｈから１３ｈ
の構成と機能を詳細に述べる。 ＸＰＯＳレジスタ１０ｈ
は、ブリッジ・イネーブル・レジスタとして示されており、これは、子カード２０等の子カードが使用中であるか否か、及びアダプタ回路１６がアダプタ・カード１４
上もしくはプレーナのＰＣＩローカル・バス上のいずれに設置されているかによってブリッジ１７の機能を制御するために用いられる。 ブリッジ・イネーブル・レジスタのビット０（「イネーブル・ビット」と称する）は、
子カード２０等の子カードが使用されているか否かによって、ブリッジ１７の動作をイネーブルとする（ビット０＝０）か又はディスエ−ブルとする（ビット０＝１）
ために用いられる。 ビット０の状態はまた、アダプタ回路１６がＰＣＩバスをもつプレーナに直接接続されているか否かにも依存する。 直接接続されている場合は、アダプタ回路１６に対してプレーナのＰＣＩローカル・バスとのインターフェースを行うＰＣＩインタフェースを提供するために、ブリッジ１７がイネーブルとされる。

【００３６】ブリッジ・イネーブル・レジスタのビット１（「設置ビット」）は、読取り専用であり、アダプタ回路１６がプレーナのＰＣＩローカル・バス上に設置されているか（ビット１＝０）又はアダプタ・カード１４
上に設置されているか（ビット１＝１）を識別する。 ビット１はまた、ブリッジ・イネーブル・レジスタの他の全てのビットの有効性を制御することにより、この設置ビットが０であるときは、ブリッジ・イネーブル・レジスタの残りのビットが任意の値をとるようにする。 なぜなら、子カード２０は、パーソナル・コンピュータのプレーナ上のＰＣＩローカル・バスへ接続されているからである。 設置ビットが１であるときは、残りのビットは、子カード２０に関するブリッジ１７の機能を制御するべく設定されなければならない。 設置ビットの状態（すなわち、０か１）は、ホスト１０のコンフィギュレーション・レジスタ内のビットによって決定される。 このビットは、子カード２０がアダプタ・カード１４上にあるか又はプレーナ上にあるかを示すものである。

【００３７】ブリッジ・イネーブル・レジスタのビット２（「デコード・ビット」と称する）は、減算アドレス・デコーディング（ビット２＝０）又は減算／正アドレス・デコーディング（ビット２＝１）のいずれがＰＣＩ
インタフェース２００によってサポートされるかを識別する。 正デコーディングは比較的速く、子カード２０等のＰＣＩバス１８上の各ＰＣＩデバイスは、それに割当てられたアドレス範囲のアドレスを探すことになる。 減算デコーディングは、ＰＣＩバス１８上の１つのデバイスによってのみ実現することができる。 この場合は、子カード２０である。 なぜなら、このデバイスは、他のいずれかのエージェントによって正デコーディングされていない全てのアクセスを受入れるからである。 減算デコーディングは、デバイスが他の全てのバス・エージェントに各アクセスに関する「最初の拒絶の権利」を与えなければならないために、比較的遅い。

【００３８】デコード・ビットが１に設定されているとき、子カードは減算デコーディングをサポートする。 この場合、ＰＣＩバス１８上の他の全てのデバイス（図示せず）に、応答に先立ってＤＥＶＳＥＬ＃信号で応答することを許可する。 他のデバイスのいずれも、３個のＰ
ＣＩクロック以内にＤＥＶＳＥＬ＃ラインに信号を出さないならば、ブリッジ１７は、ＰＣＩバス・マスタ（図示せず）がシステム・バス１２との間でデータ転送しようとしているとみなし、第４のクロック時点でこのラインをアクティブに駆動する。 もしアダプタ回路１６が選択されれば、正デコーディングが用いられることになる。 この場合は、アダプタ回路１６が、自身に割当てられたアドレス範囲内にあるアドレスをデコードした後、
３個のＰＣＩクロック以内にＤＥＶＳＥＬ＃信号を出す。 デコード・ビットが０に設定されているとき又は設置ビットが１に設定されているときは、正デコーディングのみがサポートされる。 残りのブリッジ・イネーブル・レジスタのビット３から７のうち、ビット３から６
は、本発明とは関係ない使用のために予約されており、
またビット７は使用されない。

【００３９】ＸＰＯＳレジスタ１１ｈは、ＰＣＩデバイスＩＤレジスタとして利用され、コンフィギュレーション・サイクルにおいて子カード２０上のいずれのＰＣＩ
デバイス（図示せず）が選択されるかを識別するために用いられる。 ＭＣＡバスのＣＤＳＥＴＵＰ信号は、ＰＣ
Ｉインタフェース２００上の１つのデバイスへのＩＤＳ
ＥＬ信号としてのみ通過することができるので、ＰＣＩ
デバイスＩＤレジスタの内容は、その選択されたデバイスの索引として用いられる。 ＰＣＩデバイスＩＤレジスタのビット４から０に記憶された５ビットは、デコーダ２１６によりデコードされると、ＰＣＩバスＡＤ（３１
−８）ラインの１つをハイに駆動する。 これらのラインはそれぞれ子カード２０上の１つのＰＣＩデバイスへ接続されている。 このアクティブ・ハイ・ラインは、コンフィギュレーションを行うべきＰＣＩデバイスの１つを選択するためにＣＤＳＥＴＵＰ／ＩＤＳＥＬ信号と関連して用いられる。 例えば、ＰＣＩデバイスＩＤレジスタのビット４から０が「０１００ｂ」であるならば、ＡＤ
（２０）ラインがハイに駆動され、このラインに接続されたデバイスが選択される。

【００４０】ＸＰＯＳレジスタ１２ｈは、ＰＣＩコンフィギュレーション・アドレス・レジスタとして利用され、コンフィギュレーション・サイクルにおいて、ＰＣ
ＩデバイスＩＤレジスタと関連して選択されたＰＣＩデバイス（ＰＣＩデバイスＩＤレジスタの内容により指示される）のＰＣＩコンフィギュレーション・データのバイトへアクセスするために用いられる。 ＰＣＩコンフィギュレーション・アドレス・レジスタのビット７から０
は、コンフィギュレーション・サイクルにおいてアクセスするために、選択されたデバイスのコンフィギュレーション・データの２５６バイトの１つへの索引として用いられる。 ＰＣＩコンフィギュレーション・データ空間のマップを以下の表２に示す。

【００４１】 表２ バイト 記述 アクセス形式 −−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０−１ｈ ベンダ識別 読取り専用 ２−３ｈ デバイス識別 読取り専用 ４−５ｈ コマンド 読取り／書込み ６−７ｈ 状態 読取り／書込み ８ｈ 修正ＩＤ 読取り専用 ９−Ｂｈ クラス・コード 読取り専用 Ｃｈ キャッシュ・ライン・サイズ 読取り／書込み Ｄｈ 遅延タイマ 読取り／書込み Ｅｈ ヘッダ形式 読取り専用 Ｆｈ 組込み自己検査 読取り／専用 １０ｈ−２７ｈ ベース・アドレス・レジスタ 読取り／書込み ２８ｈ−２Ｆｈ 予約済 − ３０ｈ−３３ｈ 拡張ＲＯＭベース・アドレス 読取り／書込み ３４ｈ−３７ｈ 予約済 − ３８ｈ−３Ｂｈ 予約済 − ３Ｃｈ 割込みライン 読取り専用 ３Ｄｈ 割込みピン 読取り専用 ３Ｅｈ Ｍｉｎ＿ＧＮＴ 読取り専用 ３Ｆｈ Ｍａｘ＿ＬＡＴ 読取り専用 ４０ｈ−ＦＦｈ デバイス固有 −

【００４２】ＸＰＯＳレジスタ１３ｈは、「ＰＣＩコンフィギュレーション・データ」として利用される。 ＸＰ
ＯＳデコータ２１０がＸＰＯＳレジスタ１３ｈへのアクセスをデコードすると、ＰＣＩコンフィギュレーション・データ選択信号が、ライン２２０を介してＰＣＩバス制御装置２１４へ伝送される。 ライン２２０上のこの信号を受信したことに応答して、ＰＣＩバス制御装置２１
４がＰＣＩインタフェース２００に対して制御信号を伝送することによって、ＰＣＩインタフェース２００は、
システム・バス１２からＰＣＩバス１８上へデータを通過させる。 この方法により、ＸＰＯＳレジスタ１３ｈを介して、選択されたＰＣＩデバイスの選択されたＰＣＩ
コンフィギュレーション・バイト・アドレス（ＰＣＩコンフィギュレーション・アドレス・レジスタにより指定された）へデータが書込まれる。

【００４３】図３は、ＰＣＩ子カード２０のコンフィギュレーションを行うための本発明による方法の流れ図である。 ステップ３００において、「００ｈ」がＰＯＳレジスタ７へ書込まれ、「１０ｈ」がＰＯＳレジスタ６へ書込まれる。 ここで、ＰＯＳレジスタ６に対する書込み及び読取りは公知の技術であるので、詳細には説明しない。 ステップ３０２において、２進値のゼロが、ＰＯＳ
レジスタ４のビット２及び０へ書込まれる。 ステップ３
００と３０２とによる効果は、ブリッジ・イネーブル・
レジスタのイネーブル・ビットとデコード・ビットとを設定することにより、ブリッジ１７をイネーブルとしかつ減算デコーディングをイネーブルとすることである。
前述のように、設置ビットはシステム論理によって設定される。

【００４４】ステップ３０４において、「１１ｈ」がＰ
ＯＳレジスタ６へ書込まれる。 ステップ３０６において、５ビットのエンコーディング（コード化）された値がＰＯＳレジスタ４へ書込まれる。 この値は、コンフィギュレーション・サイクルにおいて選択される子カード２０上のＰＣＩデバイスを識別するためのものである。
ステップ３０４と３０６とによる効果は、５ビットのエンコーディングされた値をＰＣＩデバイスＩＤレジスタへ書込むことである。 再び図２を参照すると、ＰＣＩデバイスＩＤレジスタへ書込まれる５ビット値は、デコーダ２１６へ入力されてデコーディングされ、デコーダ２
１６の２４個の出力ラインのうちの１つをハイに駆動する。 ラインＯ（２３−０）上の２４個の出力ビットは、
バッファ２１８のビット３１から８にそれぞれ記憶される。 後述するように、バッファ２１８のビット３１から８に記憶された値は、ＰＣＩインタフェース２００によって、ＰＣＩＡＤ（３１−８）ラインの１つをアクティブとするために用いられる。 このアクティブ・ラインは、ＣＤＳＥＴＵＰ／ＩＤＳＥＬ信号に関連して用いられることにより、コンフィギュレーションされるＰＣＩ
バス２１８上のＰＣＩデバイスを選択する。 例えば、もしエンコーディングされた５ビットの値が「０１０１１
ｂ」であったならば、デコーダ２１６の出力ラインＯ
（１９）がアクティブに駆動され、ラインＡＤ（１９）
に接続されたＰＣＩデバイスがコンフィギュレーションのために選択される。 システム・バス１２からのＣＤＳ
ＥＴＵＰ信号は、ＰＣＩインタフェース２００上の１つのデバイスに対してのみ通過させることができるので、
この解決方法は、初期のカード立上げにおいて、多数の選択枝を可能とする。

【００４５】ステップ３０８において、「１２ｈ」がＰ
ＯＳレジスタ６に書込まれる。 ステップ３１０において、２５６バイトのコンフィギュレーション・アドレス空間のバイトに対応する「００ｈ」と「ＦＦｈ」の間の値が、ＰＯＳレジスタ４に書込まれる。 ステップ３０８
とステップ３１０とによる効果は、ＰＣＩコンフィギュレーション・アドレス・レジスタに、アクセスされるＰ
ＣＩコンフィギュレーション・データ・バイトのアドレスを書込むことである。 このレジスタのビット７から０
は、それぞれバッファ２１８のビット７から０へ書込まれる。 ＰＣＩインタフェース２００は、ＰＣＩ（７−
０）ラインを駆動するためにビット７から０をそれぞれ利用して、ＰＣＩコンフィギュレーション動作においてＰＣＩコンフィギュレーション・データ・バイト（図２
参照）の１つをアドレス指定する。

【００４６】ステップ３１２において、ＰＯＳレジスタ６に「１３ｈ」が書込まれる。 ステップ３０４と３０６
で選択されたＰＣＩデバイスの、ステップ３０８と３１
０で選択されたＰＣＩコンフィギュレーション・データ・バイトに対し、ステップ３１４においてＰＯＳレジスタ４を介して読取り又は書込みすることができる。 ステップ３１６において、ステップ３０４と３０６で選択されたデバイスのアクセスされるべきいずれかのコンフィギュレーション・バイトが残っているか否かの判断がなされる。 もし残っていれば、このプロセスはステップ３
０８へ戻り、同じＰＣＩデバイスの別のＰＣＩコンフィギュレーション・データ・バイトの選択及び読取りもしくは書込みを行うために、ステップ３０８から３１４が繰返される。 ステップ３１６において、もしアクセスされるべき及び初期化されるべきコンフィギュレーション・データが残っていないならば、このプロセスはステップ３１８へ進む。 ステップ３１８で、バス１８上の別のＰＣＩデバイスに関する別のＰＣＩ動作が必要か否かを判断する。 もし必要であれば、プロセスはステップ３０
４へ戻り、別のＰＣＩデバイスを選択しかつそのコンフィギュレーション・メモリ空間を初期化するために、ステップ３０４から３１４が繰返される。 必要でないならば、このプロセスはステップ３２０で終了する。

【００４７】図４は、図１のブリッジ１７の一部を示しており、この部分は、子カード２０にメモリ空間を割当てかつその後パーソナル・コンピュータ８のメモリ・マネージャ（図示せず）によって上書きされないことを確保するためのものである。 図４に示すように、ＰＣＩメモリ・アクセス制御レジスタすなわちＸＰＯＳレジスタ１４ｈから１Ａｈは、ライン３００を介してＰＣＩバス制御装置２１４へ接続されている。 後述するように、Ｐ
ＣＩバス制御装置２１４は、所与のデコーディング動作及び比較動作を実行し、ＰＣＩインタフェース２００に対してその動作を制御するための制御信号を与える。 Ｐ
ＣＩメモリ・アクセス制御レジスタの構成及び機能を以下に詳述する。

【００４８】ＸＰＯＳレジスタ１４ｈは、ブリッジＲＡ
Ｍ空きサイズ・レジスタとして利用される。 これは、システム・バス１２に対して子カード２０へのメモリ・アクセスの制限を設定するために用いられる。 ビット０の状態は、子カード２０がアダプタ１４上に存在するか否かによって、そしてもし存在するならば、子カード２０
がＲＡＭを含むか否かによって、そのＲＡＭの空きがディスエーブル状態（ビット０＝０）かイネーブル状態（ビット０＝１）かを決定する。 ＲＡＭの空きがイネーブル状態（ビット０＝１）であるとき、ビット４から１
は、子カード２０がもつ使用可能なメモリの量を示す１
０進値Ｘを、２進値で記憶するために用いられる。 このとき、使用可能なメモリの量は、２ ^(X+2) ｋバイトに等しい。 例えば、もしビット４から１が、「１０１０ｂ」
（すなわちＸ＝１０）であるなら、使用可能なメモリの量は、２ ⁽¹⁰⁺²⁾ ｋバイトすなわち４０９６ｋバイトとなる。

【００４９】ＸＰＯＳレジスタ１５ｈ、１６ｈ及び１７
ｈは、ブリッジＲＡＭ空きアドレス・レジスタとして利用される。 これは、８ｋバイト単位に基づいた子カード２０のメモリの開始アドレスからなる２４ビットのアドレスを含んでいる。 ＭＣＡメモリ・サイクルがデコーディングする間、ＰＣＩバス制御装置２１４は、ブリッジＲＡＭ空きサイズ・レジスタ及びブリッジＲＡＭ空きアドレス・レジスタに記憶された値を用いて、子カード２
０に搭載されたＲＡＭ（図示せず）がアクセスされているか否かを判断する。 ＸＰＯＳレジスタ１５ｈに記憶された値は、ブリッジＲＡＭ空きアドレス・レジスタの最上位バイト（ＭＳＢ）からなり、ＸＰＯＳレジスタ１７
ｈに記憶された値は、ブリッジＲＡＭ空きアドレス・レジスタの最下位バイト（ＬＳＢ）からなる。 子カードのＲＡＭの空きの開始位置が８ｋバイト単位に基づいているので、ブリッジＲＡＭ空きアドレス・レジスタのビット４から０すなわちＸＰＯＳレジスタ１７ｈのビット４
から０は任意であって、これらのビットの状態は比較をするために用いられない。

【００５０】ＸＰＯＳレジスタ１８ｈは、ブリッジＲＯ
Ｍ空きアドレス・レジスタとして利用される。 これは、
子カード２０の全てのＲＯＭ空間の位置を示すために用いられる。 子カードは、ＲＯＭ領域を２ｋバイトのみ許容されており、このレジスタのビット７から１に記憶されたエンコーディングされた値は、この２ｋバイト領域の位置を示している。 ビット０は、子カードがＲＯＭを備えているか否かによって、このＲＯＭの空きをディスエーブル（ビット０＝０）又はイネーブル（ビット０＝
１）のいずれかにするために用いられる。 ブリッジＲＯ
Ｍ空きアドレス・レジスタに記憶された値は、以下の表３に示されるようにエンコーディングされている。

【００５１】 表３ エンコーディングされた値 ＲＯＭの空き −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ００ｈ ０００Ｃ００００ｈ−０００Ｃ０７ＦＦｈ ０１ｈ ０００Ｃ０８００ｈ−０００Ｃ０ＦＦＦｈ ０２ｈ ０００Ｃ１０００ｈ−０００Ｃ１７ＦＦｈ ・ ・ ・ ・ ・ ・ ３Ｄｈ ０００ＤＥ８００ｈ−０００ＤＥＦＦＦｈ ３Ｅｈ ０００ＤＥ０００ｈ−０００ＤＥ７ＦＦｈ ３Ｆｈ ０００ＤＦ８００ｈ−０００ＤＦＦＦＦｈ

【００５２】ブリッジＲＡＭ空きサイズ・レジスタに記憶された値は、ＰＣＩバス制御装置２１４によりデコーディングされ、ブリッジＲＡＭ空きアドレス・レジスタ（ＸＰＯＳレジスタ１５ｈ−１７ｈ）に記憶された値とともに、子カード２０のＭＣＡスレーブ動作選択を制御するために用いられる。 例えば、もしブリッジＲＡＭの空きがイネーブル状態（すなわち、ブリッジＲＡＭ空きサイズ・レジスタのビット０＝１）であれば、システム・バス１２上の１９本の最上位アドレス・ライン（８ｋ
バイト単位のため）が、ブリッジ１７のＰＣＩバス制御装置２１４によってデコーディングされることになる。
もしこのデコーディングされたアドレスが、ブリッジＲ
ＡＭ空きアドレス・レジスタに含まれる値と同じ位置か又は越えている位置から始まりかつブリッジＲＡＭ空きサイズ・レジスタによって指定される範囲を越えていなければ、ＰＣＩ制御装置２１４は、ＰＣＩバス１８を介して子カード２０に対するＰＣＩ動作を開始する。

【００５３】同様に、もしブリッジＲＯＭの空きがイネーブル状態（すなわち、ブリッジＲＯＭアドレス・レジスタのビット０＝１）であり、かつデコーディングされたアドレスが、ＰＣＩバス制御装置２１４によりデコーディングされたブリッジＲＯＭアドレス・レジスタに含まれる値によって示される範囲内にあるならば、ＰＣＩ
バス制御装置２１４は、ＰＣＩバス１８を介して子カード２０に対するＰＣＩ動作を開始する。

【００５４】上記の説明に関して、いくつかの一般的な特徴をここでみてみる。 第１に、子カード２０が、その搭載したＲＡＭの量を示すためにそのＰＣＩコンフィギュレーション空間にデータ・バイトをもたなければならない。 次に、子カード２０は、その搭載ＲＡＭよりも小さい大きさの空き領域で動作できなければならない。 またさらに、もし子カード２０が２ｋバイト以上の搭載Ｒ
ＯＭをもっているならば、２ｋバイトの空きの制限内で動作できなければならない。 子カード２０がＲＡＭ及びＲＯＭの空きに関する上記の要求を処理する方法は、デバイス固有であって本発明の一部ではない。

【００５５】さらに、子カード２０が搭載ＲＯＭをもつならば、ＲＡＭとＲＯＭの空き同士が重なり合う状態において動作できなければならない。 例えば、子カード２
０のＲＡＭの空きがＣ００００ｈからＤ００００ｈまでの範囲の８ｋバイトである場合、ＲＡＭの空きとＲＯＭ
の空きは、同じ開始アドレスをもつことになる。 それ故、子カード２０は、ＲＡＭとＲＯＭとの間の調整をするための何らかの手段を提供することによって、空きを共有できるようにしなければならない。 次に、子カード２０がそのＲＡＭの空きが８ｋバイトではなく６ｋバイトであることを検知しかつ６ｋバイトのＲＡＭ空きで動作できなければならない場合に、子カード２０は、ＲＡ
Ｍの空きの最初の２ｋバイトをディスエーブルとする機能を備えていなければならない。 ここでも、この処理がなされる方法はデバイス固有であるため、本発明の一部ではない。

【００５６】パーソナル・コンピュータ１０のＤＯＳ起動時にポーリングされた際に、Ｃ００００ｈからＤ００
００ｈまでのアドレス範囲のＲＡＭやＲＯＭの空きを割当てられる子カード２０等の装置は、正しいＲＯＭシグネチャにより応答しなければならない。 そうすることによって、ホスト１０のメモリ・マネージャが、子カード２０へ割当てられたメモリの空きを再割当てしないようになる。 従って、ＤＯＳ起動において、空きのオフセット「００ｈ」は、「５５ｈ」の値を含まねばならず、オフセット「０１ｈ」は「ＡＡｈ」の値を含まねばならず、そしてオフセット「０２ｈ」は、２ｋバイト又は８
ｋバイトに対してそれぞれ「０４ｈ」又は「１０ｈ」の値を含まねばならない。 この必要性は、以下のように処理される。 すなわち、メモリ・マネージャ制御レジスタであるＸＰＯＳレジスタ１９及びメモリ・マネージャ・
データ・レジスタであるＸＰＯＳレジスタ１Ａｈに含まれるデータに基づいて、アダプタ・カード１４が、そのブリッジ１７にこれらのオフセットに対して応答させることによって処理される。

【００５７】メモリ・マネージャ制御レジスタのビット１から０は、ブリッジ１７のデータ・フロー・モードを設定するために用いられる。 ビット７から２は用いられない。 ブリッジ１７が通過モード（ビット１から０＝０
０ｂ）に設定されたとき、システム・バス１２からのアドレスがブリッジ１７を通ってＰＣＩインタフェース２
００へそしてＰＣＩバス１８へと渡される。 データ・フロー・モードがＲＡＭ（ビット１から０＝０１ｂ）又はＲＯＭ（ビット１から０＝１０ｂ）に設定されているとき、ブリッジ１７は、ＲＯＭシグネチャについてのデータを与える（オフセット「００ｈ」、「０１ｈ」及び「０２ｈ」）。 オフセット「００ｈ」及び０「１ｈ」
は、それぞれハード的に「５５ｈ」及び「ＡＡｈ」にコード化される。 オフセット「０２ｈ」についてのデータは、メモリ・マネージャ・データ・レジスタによって与えられ、このデータは、子カード２０に対して割当てられている空きが２ｋバイトであるか８ｋバイトであるかによってそれぞれ「０４ｈ」又は「１０ｈ」を含んでいる。

【００５８】図５は、子カード２０に対してメモリ空間が割当てられかつその後上書きされないことを確保するべく適切なレジスタを設定するための方法のブロック図を示している。 ステップ５００において、ＰＯＳレジスタ７へ「００ｈ」が書込まれ、ＰＯＳレジスタ６へ「１
４ｈ」が書込まれる。 ステップ５０２において、ＰＯＳ
レジスタ４のビット０へ２進値１が書込まれ、１０進値Ｘに相当する４ビットの２進値がＰＯＳレジスタ４のビット１から４へ書込まれる。 ステップ５００と５０２による効果は、前述のように、ブリッジＲＡＭの空きをイネーブルとしかつ子カード２０が使用可能なメモリの量を示すためにブリッジＲＡＭ空きサイズ・レジスタに対して書込みを行うことである。

【００５９】ステップ５０４において、ＰＯＳレジスタ６へ「１５ｈ」が書込まれ、ステップ５０６において、
ＰＯＳレジスタ４へ、ブリッジＲＡＭ空きアドレス・レジスタのＭＳＢからなる８ビット値が書込まれる。 ステップ５０８において、ＰＯＳレジスタ６へ「１６ｈ」が書込まれる。 ステップ５１０において、ＰＯＳレジスタ４へ、ブリッジＲＡＭ空きアドレス・レジスタの第２のＭＳＢからなる８ビット値が書込まれる。 ステップ５１
２において、ＰＯＳレジスタ６へ「１７ｈ」が書込まれる。 ステップ５１４において、ＰＯＳレジスタ４のビット７から５へ、ブリッジＲＡＭ空きアドレス・レジスタの３つの最下位ビットを表す３ビット値が書込まれる。
ステップ５０４から５１４までによる効果は、ＸＰＯＳ
レジスタ１５ｈから１７ｈからなる２４ビットのブリッジＲＡＭ空きアドレス・レジスタに対して８ｋバイト単位で、子カード２０のＲＡＭの空きの開始アドレスを書込むことである。

【００６０】ここで、ＸＰＯＳレジスタ１７ｈのビット４から０、及び同様にブリッジＲＡＭ空きアドレス・レジスタのビット４から０は任意でよいことを注記する。
これは、上記のように、ＭＣＡメモリ・サイクルのデコーディングにおいて、ブリッジＲＡＭ空きサイズ・レジスタに含まれる５ビット値が、子カード２０のもつ使用可能なＲＡＭの量を判断するためにＰＣＩバス制御装置２１４によって用いられるためである。 加えて、ＭＣＡ
アドレスの上位の１９ビットがＰＣＩバス制御装置２１
４へ入力されて、ブリッジＲＡＭ空きアドレス・レジスタの２４から２５ビットに記憶されたブリッジＲＡＭ空きアドレスと比較される。 ブリッジＲＡＭ空きアドレスもまた、ＰＣＩバス制御装置２１４へ入力され、子カード２０のＲＡＭがアクセスされているか否かを判断する。 もしアクセスされていれば、ＰＣＩバス制御装置２
１４は、ＰＣＩインタフェース２００を介してＭＣＡアドレスをＰＣＩバス１８へと渡す。

【００６１】ステップ５１６において、ＰＯＳレジスタ６へ「１８ｈ」が書込まれる。 ステップ５１８において、ＰＯＳレジスタ４のビット０へ「１」が書込まれ、
かつビット６から４へ２ｋバイトのブリッジＲＯＭの空きを表す６ビット値が書込まれる。 ステップ５１６と５
１８とによる効果は、上記のように、ブリッジ空きサイズ・レジスタ（ＸＰＯＳレジスタＸ１８ｈ）のビット０
を「１」に設定することによりブリッジの空きをイネーブルとすること、及び子カード２０のＲＯＭの空きの場所の記憶をブリッジ空きアドレス・レジスタのビット６
から１へ２ｋバイトのブリッジ空きの場所を表す値として設定することである。

【００６２】ステップ５２０において、ＰＯＳレジスタ６へ「１９ｈ」が書込まれる。 ステップ５２２において、ＰＯＳレジスタ４のビット１から０へ２ビット値が書込まれる。 ステップ５２０と５２２とによる効果は、
前述のとおり、メモリ・マネージャ制御レジスタを初期化してブリッジ１７のデータ・フロー・モードを設定することである。 ステップ５２４において、ＰＯＳレジスタ６へ「１Ａｈ」が書込まれる。 ステップ５２６において、２ｋバイトの空き又は８ｋバイトの空きのそれぞれに対してＰＯＳレジスタ４へ「０４ｈ」又は「１０ｈ」
が書込まれる。 ステップ５２４と５２６とによる効果は、メモリ・マネージャ・データ・レジスタを初期化することによって、これをＲＯＭシグネチャのオフセット「０２ｈ」として用いることができることである。 ステップ５２８でこのプロセスは終了する。

【００６３】まとめとして、本発明の構成に関して以下の事項を開示する。

【００６４】（１）アダプタ・カードの第１の形式のバス上に設置された少なくとも１つの子カードに対してコンフィギュレーションを行いかつシステム・メモリ空間を確実に割当てるための方法であって、前記アダプタ・
カードが、第２の形式のバスを介してコンピュータのホスト部分へ接続されかつ前記第１の形式のバスと前記第２の形式のバスとをインタフェースするためのブリッジを備えており、前記方法が、前記少なくとも１つの子カード上に設置されたデバイスを識別する値を前記アダプタ・カードの第１のレジスタに記憶するステップと、前記識別されたデバイスのコンフィギュレーション・データのバイトをアドレス指定する値を前記アダプタ・カードの第２のレジスタに記憶するステップと、前記識別されたデバイスの前記アドレス指定されたコンフィギュレーション・データ・バイトへ書込むべきコンフィギュレーション・データを前記アダプタ・カードの第３のレジスタへ書込むステップと、前記少なくとも１つの子カードがＲＡＭを含むことに応答して、前記ＲＡＭをアドレス指定するために選択的にＲＡＭの空きをイネーブルとするステップと、前記少なくとも１つの子カードがＲＯ
Ｍを含むことに応答して、前記ＲＯＭをアドレス指定するために選択的にＲＯＭの空きをイネーブルとするステップと、前記ＲＡＭの空きの大きさを前記アダプタ・カードの第４のレジスタに記憶するステップと、前記ＲＡ
Ｍの空きの開始アドレスを前記アダプタ・カードの第５
のレジスタに記憶するステップと、前記ＲＯＭの空きの場所を前記アダプタ・カードの第６のレジスタに記憶するステップとを有し、前記アダプタ・カードの各レジスタが、電気的に前記ブリッジへ接続されているアダプタ・カードの子カードへのコンフィギュレーション及びメモリ空間割当て方法。 （２）前記第１の形式のバスと前記第２の形式のバスとをインタフェースするために必要な動作を実行するべく前記ブリッジをイネーブルとするステップを有する上記（１）に記載の方法。 （３）前記第１の形式のバスがＰＣＩバスからなり、かつ前記第２の形式のバスがＭＣＡバスからなる上記（１）に記載の方法。 （４）前記アダプタ・カードの各レジスタが、前記アダプタ・カードのＸＰＯＳレジスタからなる上記（１）に記載の方法。 （５）前記ブリッジをイネーブルとするステップが、前記アダプタ・カードの第７のレジスタの第１のビットを設定することを含む上記（２）に記載の方法。 （６）前記第１のバスが３２本のアドレス・ラインを有し、前記３２本のアドレスレインが２４本の最上位アドレス・ラインと８本の最下位アドレス・ラインとからなり、かつ前記識別されたデバイスが前記２４本の最上位アドレス・ラインの１つへ接続されており、前記方法が、前記第１のレジスタに記憶された前記値をデコーディングするためのデコーダを用いるステップと、前記デコーディングされた値を前記第１の形式のバスの前記２
４本の最上位アドレス・ライン上へ出力し、前記デコーディングされた値が前記２４本の最上位アドレス・ラインのうちの前記１つをアクティブとするステップと、前記第２のレジスタに記憶された値を前記第１の形式のバスの前記８本の最下位アドレス・ライン上に出力するステップとを有する上記（１）に記載の方法。 （７）前記ブリッジが、前記ＭＣＡバスのＣＤＳＥＴＵ
Ｐラインと前記ＰＣＩバスのＩＤＳＥＬラインとをインタフェースするステップを有する上記（１）に記載の方法。 （８）前記第１の形式のバスが少なくとも８本のデータ・ラインで構成され、かつ前記コンフィギュレーション・データの書込みが、前記コンフィギュレーション・データを前記少なくとも８本のデータ・ライン上へ出力することを含む上記（１）に記載の方法。 （９）前記ＲＡＭの空きを選択的にイネーブルとするステップが、前記第１のレジスタの少なくとも１つのビットを設定することを含む上記（１）に記載の方法。 （１０）前記ＲＯＭの空きを選択的にイネーブルとするステップが、前記第３のレジスタの少なくとも１つのビットを設定することを含む上記（１）に記載の方法。 （１１）前記ブリッジのデータ・フロー・モードを設定するステップと、前記少なくとも１つの子カードのＲＯ
Ｍシグネチャのオフセット０２ｈとして使用されるべき値を前記アダプタ・カードの第８のレジスタに記憶し、
前記第８のレジスタが電気的に前記ブリッジに接続されるステップとを有する上記（１）に記載の方法。 （１２）前記ＲＯＭシグネチャのオフセット００ｈを５
５ｈへハード的に書込みするステップと、前記ＲＯＭシグネチャのオフセット０１ｈをＡＡｈへハード的に書込みするステップとを有する上記（１１）に記載の方法。 （１３）前記ブリッジ・データ・フロー・モードが第１
のモードへ設定されたことに応答して、前記ブリッジが、前記第２の形式のバスから受信したアドレスを前記子カードへ前記第１の形式のバスを介して渡すステップと、前記ブリッジ・データ・フロー・モードが第２のモードへ設定されたことに応答して、前記ブリッジが、前記コンピュータのＤＯＳ起動中に前記ＲＯＭシグネチャを前記ホスト部分へ与えるステップとを有する上記（１
１）に記載の方法。 （１４）前記ブリッジ・データ・フロー・モードを設定するステップが、前記アダプタ・カードの第９のレジスタの少なくとも１つのビットを設定することを含み、前記第９のレジスタが電気的に前記ブリッジに接続されかつ前記アダプタ・カードのＸＰＯＳレジスタからなる上記（１１）に記載の方法。 （１５）アダプタ・カードの第１の形式のバス上に設置された少なくとも１つの子カードに対してシステム・メモリ空間を確実に割当てるための方法であって、前記アダプタ・カードが、第２の形式のバスを介してコンピュータのホスト部分へ接続されかつ前記第１の形式のバスと前記第２の形式のバスとをインタフェースするためのブリッジを備えており、前記方法が、前記少なくとも１
つの子カードがＲＡＭを含むことに応答して、前記ＲＡ
Ｍをアドレス指定するために選択的にＲＡＭの空きをイネーブルとするステップと、前記少なくとも１つの子カードがＲＯＭを含むことに応答して、前記ＲＯＭをアドレス指定するために選択的にＲＯＭの空きをイネーブルとするステップと、前記ＲＡＭの空きの大きさを前記アダプタ・カードの第１のレジスタに記憶するステップと、前記ＲＡＭの空きの開始アドレスを前記アダプタ・
カードの第２のレジスタに記憶するステップと、前記Ｒ
ＯＭの空きの場所を前記アダプタ・カードの第３のレジスタに記憶するステップとを有し、前記第１、第２及び第３の各レジスタが、電気的に前記ブリッジへ接続されているアダプタ・カードの子カードへのメモリ空間割当て方法。 （１６）前記第１の形式のバスがＰＣＩバスからなり、
かつ前記第２の形式のバスがＭＣＡバスからなる上記（１５）に記載の方法。 （１７）前記ブリッジのデータ・フロー・モードを設定するステップと、前記少なくとも１つの子カードのＲＯ
Ｍシグネチャのオフセット０２ｈとして使用されるべき値を前記アダプタ・カードの第４のレジスタに記憶し、
前記第４のレジスタが電気的に前記ブリッジに接続されるステップとを有する上記（１５）に記載の方法。 （１８）前記ＲＯＭシグネチャのオフセット００ｈを５
５ｈへハード的に書込みするステップと、前記ＲＯＭシグネチャのオフセット０１ｈをＡＡｈへハード的に書込みするステップとを有する上記（１７）に記載の方法。 （１９）前記第４のレジスタに記憶するステップが、前記少なくとも１つの子カードが８ｋバイトのメモリの空きを有することに応答して、前記第４のレジスタに１０
ｈを記憶するステップと、前記子カードが８ｋバイトのメモリの空きを有しておらずかつ２ｋバイトのメモリの空きを有することに応答して、前記第４のレジスタに０
４ｈを記憶するステップとを含む上記（１７）に記載の方法。 （２０）前記第１、第２及び第３の各レジスタが、前記アダプタ・カードのＸＰＯＳレジスタからなる上記（１
７）に記載の方法。 （２１）前記ブリッジ・データ・フロー・モードが第１
のモードへ設定されたことに応答して、前記ブリッジが、前記第２の形式のバスから受信したアドレスを前記子カードへ前記第１の形式のバスを介して渡すステップと、前記ブリッジ・データ・フロー・モードが第２のモードへ設定されたことに応答して、前記ブリッジが、前記コンピュータのＤＯＳ起動中に前記ＲＯＭシグネチャを前記ホスト部分へ与えるステップとを有する上記（１
７）に記載の方法。 （２２）前記ＲＡＭの空きを選択的にイネーブルとするステップが、前記第１のレジスタの少なくとも１つのビットを設定することを含む上記（１５）に記載の方法。 （２３）前記ＲＯＭの空きを選択的にイネーブルとするステップが、前記第３のレジスタの少なくとも１つのビットを設定することを含む上記（１５）に記載の方法。 （２４）前記ブリッジ・データ・フロー・モードを設定するステップが、前記アダプタ・カードの第５のレジスタの少なくとも１つのビットを設定することを含み、前記第５のレジスタが電気的に前記ブリッジに接続されかつ前記アダプタ・カードのＸＰＯＳレジスタからなる上記（１１）に記載の方法。 （２５）ＭＣＡバスを介してコンピュータのホスト部分へ接続されたアダプタ・カード上のＰＣＩバスに設置された子カードのコンフィギュレーションを行う方法であって、前記アダプタ・カードが、前記ＰＣＩバスと前記ＭＣＡバスとのインタフェースをするためのブリッジを備えており、前記方法が、前記少なくとも１つの子カード上に複数のＰＣＩ適合デバイスの１つを識別する値を前記アダプタ・カードの第１のレジスタに記憶するステップと、前記識別された１つＰＣＩ適合デバイスのコンフィギュレーション・データのバイトをアドレス指定する値を前記アダプタ・カードの第２のレジスタに記憶するステップと、コンフィギュレーション・データを前記アダプタ・カードの第３のレジスタへ書込むことによって、前記識別された１つのＰＣＩ適合デバイスの前記アドレス指定されたコンフィギュレーション・データ・バイトへ前記コンフィギュレーション・データを書込むステップとを有するアダプタ・カードの子カードのコンフィギュレーション方法。 （２６）前記ＰＣＩバスと前記ＭＣＡバスとをインタフェースするために必要な動作を実行するために前記ブリッジをイネーブルとするステップを含む上記（２５）に記載の方法。 （２７）前記ブリッジをイネーブルとするステップが、
前記アダプタ・カードの第４のレジスタの第１のビットを設定することを含む上記（２６）に記載の方法。 （２８）前記第１のバスが３２本のアドレス・ラインを有し、前記３２本のアドレスレインが２４本の最上位アドレス・ラインと８本の最下位アドレス・ラインとからなり、かつ前記識別された複数のＰＣＩ適合デバイスの１つが前記２４本の最上位アドレス・ラインの１つへ接続されており、前記方法が、前記第１のレジスタに記憶された前記値をデコーディングするためのデコーダを用いるステップと、前記デコーディングされた値を前記Ｐ
ＣＩバスの前記２４本の最上位アドレス・ライン上へ出力し、前記デコーディングされた値が前記２４本の最上位アドレス・ラインのうちの前記１つをアクティブとするステップと、前記第２のレジスタに記憶された値を前記ＰＣＩバスの前記８本の最下位アドレス・ライン上に出力するステップとを有する上記（２５）に記載の方法。 （２９）前記ブリッジが、前記ＭＣＡバスのＣＤＳＥＴ
ＵＰラインと前記ＰＣＩバスのＩＤＳＥＬラインとをインタフェースするステップを有する上記（２５）に記載の方法。 （３０）前記ＰＣＩバスが少なくとも８本のデータ・ラインで構成され、かつ前記コンフィギュレーション・データの書込みが、前記コンフィギュレーション・データを前記少なくとも８本のデータ・ライン上へ出力することを含む上記（２５）に記載の方法。 （３１）前記第１、第２、第３及び第４の各レジスタが、前記アダプタ・カードのＸＰＯＳレジスタからなり、かつ前記ブリッジへ電気的に接続されている上記（２８）に記載の方法。 （３２）前記ブリッジが前記アダプタ・カード上に設置されているか又はコンピュータのプレーナ上に設置されているかを判断するために、前記第４のレジスタの読取り専用ビットを読取るステップを含む上記（２８）に記載の方法。 （３３）前記ブリッジが減算アドレス・デコーティングをサポートすることに応答して、前記第４のレジスタの第２のビットを第１の状態に設定するステップと、前記ブリッジが減算／正アドレス・デコーディングをサポートすることに応答して、前記第４のレジスタの第２のビットを第２の状態に設定するステップとを含む上記（２
８）に記載の方法。 （３４）アダプタ・カードのＰＣＩバス上に設置された少なくとも１つの子カードに対してコンフィギュレーションを行いかつシステム・メモリ空間を確実に割当てるための装置であって、前記アダプタ・カードが、ＭＣＡ
バスを介してコンピュータのホスト部分へ接続されかつ前記ＰＣＩバスと前記ＭＣＡバスとをインタフェースするためのブリッジを備えており、前記装置が、前記少なくとも１つの子カード上に設置されたデバイスを識別する値を記憶するために前記ブリッジへ電気的に接続された第１のレジスタ手段と、前記識別されたデバイスのコンフィギュレーション・データのバイトをアドレス指定する値を記憶するために前記ブリッジへ電気的に接続された第２のレジスタ手段と、前記識別されたデバイスの前記アドレス指定されたコンフィギュレーション・データ・バイトへ書込むべきコンフィギュレーション・データを、前記ブリッジへ電気的に接続された第３のレジスタ手段へ書込む手段と、前記少なくとも１つの子カードのＲＡＭの空きの大きさを記憶するために前記ブリッジへ電気的に接続された第４のレジスタ手段と、前記ＲＡ
Ｍの空きの開始アドレスを記憶するために前記ブリッジへ電気的に接続された第５のレジスタ手段と、前記少なくとも１つの子カードのＲＯＭの空きの場所を記憶するために前記ブリッジへ電気的に接続された第６のレジスタ手段とを有するアダプタ・カードの子カードのコンフィギュレーション及びメモリ空間割当てのための装置。 （３５）前記第４のレジスタ手段が、前記ＲＡＭの空きを選択的にイネーブルとするための手段を含む上記（３
４）に記載の装置。 （３６）前記第６のレジスタ手段が、前記ＲＯＭの空きを選択的にイネーブルとするための手段を含む上記（３
４）に記載の装置。 （３７）前記レジスタ手段の各々が、前記アダプタ・カードのＸＰＯＳレジスタからなる上記（３４）に記載の装置。 （３８）前記ブリッジを選択的にイネーブルとするための手段を含む上記（３４）に記載の装置。 （３９）前記ブリッジを選択的にイネーブルとするための手段が、前記ブリッジへ電気的に接続された第７のレジスタ手段の第１のビットをからなり、前記第１のビットが第１のバイナリ状態へ設定されたとき前記ブリッジがイネーブルとされ、かつ前記第１のビットが第２のバイナリ状態へ設定されたとき前記ブリッジがディスエーブルとされる上記（３８）に記載の装置。 （４０）前記ＰＣＩバスが３２本のアドレス・ラインを有し、かつ前記識別されたデバイスが前記２４本の最上位アドレス・ラインの１つへ接続されており、前記装置が、前記第１のレジスタに記憶された前記値をデコーディングするための、前記第１のレジスタ手段に接続されたデコーダ手段と、前記デコーディングされた値を受信してこの値を２４個の最上位ビットに記憶するために接続され、かつ前記第２のレジスタ手段に記憶された前記値を受信してこの値を８個の最下位ビットに記憶するために接続された３２ビットのバッファ手段と、前記バッファ手段の前記内容を前記ＰＣＩバスの３２本のアドレス・ライン上に出力するために、前記バッファ手段と前記ＰＣＩバスとの間に接続されたインタフェース手段とを有する上記（３４）に記載の装置。 （４１）前記ＭＣＡバスのＣＤＳＥＴＵＰラインと前記ＰＣＩバスのＩＤＳＥＬラインとをインタフェースするための手段を含む上記（３４）に記載の装置。 （４２）前記コンフィギュレーション・データが前記Ｐ
ＣＩバスのデータ・ラインへ出力されるべく、前記第３
のレジスタ手段と前記ＰＣＩバスとをインタフェースするための手段を含む上記（３４）に記載の装置。 （４３）前記ブリッジのデータ・フロー・モードを設定するための手段と、前記少なくとも１つの子カードのＲ
ＯＭシグネチャのオフセット０２ｈとして用いられるべき値を記憶するために、前記ブリッジへ電気的に接続されかつ前記アダプタ・カードのＸＰＯＳレジスタからなる第８のレジスタ手段とを有する上記（３４）に記載の装置。 （４４）前記ブリッジ・データ・フロー・モードを設定するための手段が、前記ブリッジへ電気的に接続されかつ前記アダプタ・カードのＸＰＯＳレジスタからなる第９のレジスタの少なくとも１つのビットを有する上記（４３）に記載の装置。

【００６５】

【発明の効果】以上のことから、本発明によって、ＭＣ
Ａのコンフィギュレーション・サイクル及び信号を用いてＰＣＩの子カードのコンフィギュレーションを行うための、及び、システム立上げにおいてアダプタ・カード上に設置された子カードに対してメモリ空間を確実に割当てるための方法及び装置が提供される。 本発明は、多くの形態と実施態様をとりうることは明らかである。 ここに示した実施例は、本発明を限定しようとするものではなく、本発明の主旨又は範囲から逸脱することなく多くの変形がなされ得ることは自明である。 例えば、複数のＰＣＩ子カードをアダプタ・カード１４のＰＣＩバス１８上に設定して、ブリッジ１７のＰＣＩバス制御装置２１４からの制御信号により制御してもよい。 さらに、
異なるエレメントを、単一の集積回路チップとして又は標準的方法で相互接続されたディスクリート素子によるデジタル部品もしくはアナログ部品の種々の組合せとして実現してもよい。

【図面の簡単な説明】

【図１】本発明を実施するアダプタ・カードの概略的なブロック図である。

【図２】図１のアダプタ・カードのブリッジの詳細なブロック図である。

【図３】図１のアダプタ・カード上に設置されたＰＣＩ
子カードのコンフィギュレーションを行うべくＭＣＡ信号と立上げサイクルとを用いるための本発明による方法の流れ図である。

【図４】本発明によるメモリ空間割当て保護を実行するための、図２のブリッジの部分の詳細なブロック図である。

【図５】適切な大きさのメモリ空間がＰＣＩ拡張カードに対して割当てられかつその後上書きされないことを確保するための本発明による方法の流れ図である。

【符号の説明】

８ パーソナル・コンピュータ １０ ホスト部分 １２ システム・バス １４ アダプタ・カード １６ アダプタ回路 １７ ブリッジ １８ ＰＣＩバス ２０ 子カード ２８ ＭＣＡバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アマド・ナシフ アメリカ合衆国33013 フロリダ州、ヒア リー、イースト・シックスティフォース・ ストリート 640 (72)発明者 スペンサー・ジー・ラウエンザーン、セカ ンド アメリカ合衆国33445 フロリダ州、デル レイ・ビーチ、ビレッジ・ドライブ 4240 −エイ