필드버스 인터페이스 보드의 데이타 송수신 회로
专利汇可以提供필드버스 인터페이스 보드의 데이타 송수신 회로专利检索，专利查询，专利分析的服务。并且The data communication circuit supports digital serial communication between interface board of a personal computer and twisted pair cable of field bus. The data communication circuit includes a Manchester encoder/decoder (2) for generating encoder and decoder clock signal according to the control signal transmitted from a CPU and for encoding and decoding I/O data signal, a latch/shift register (3) for converting 8 bit parallel data of a CPU (1) to 1 byte serial data to transmit parallel data to the encoder/decoder (2) and for converting 1 byte serial data comins from the encoder/decoder (2) to 8 bit parallel data, a CRC generator (4) for generating CRC check frame and for checking data transmission error, and a driver/receiver (5) for driving and receiving data between the Manchester encoder/decoder (2) and field bus.，下面是필드버스 인터페이스 보드의 데이타 송수신 회로专利的具体信息内容。
필드버스 인터페이스 보드의 데이타 송수신 회로
제1도는 본 발명의 개략적인 구성을 나타낸 블럭도.
제2도는 본 발명의 상세한 구성을 나타낸 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1 : 프로세서 2 : 맨체스터 인코우더/디코우더
3 : 래치/시프트레지스터 4 : CRC발생기/검사기
5 : 드라이버/리시버 6 : 8진 카운터
7, 10 : 인터럽트 발생회로 8 : 16진 카운터
본 발명은 공정제어 분야에서 제어기기, 센서, 액츄에이터(acfuater)들간의 통신을 위한 인터페이스 보드의 데이타 송수신회로에 관한 것으로, 특히 디지틀 직렬 통신을 지원하기 위한 필드버스 인터페이스 보드의 데이타 송수신회로에 관한 것이다.
종래에는 공장 자동화는 위한 공정제어 분야에서 제어기기, 센서, 액츄에이터등을 CIM(Computer Intergrated Manufactoring)으로 구축하고자할때 상기의 제어기기, 센서, 액츄에이터등이 상호간에 통신을 수행하여야 하지만, 최하위 레벨에서 사용하는 디지틀 직렬통신을 위하여는 필드버스의 전송매체 트위스트 페어 케이블(Twist Pair Cable)과 퍼스널 컴퓨터의 인터페이스와의 데이타 송수신 회로의 구성이 복잡하여지고, 이에 따라 이 통신에 소요되는 시간이 길어지는 등의 문제점이 있었다.
이에따라 본 발명은 공장자동화에서 퍼스널 컴퓨터의 인터페이스와 필드버스의 트위스트 페어케이블간의 디지틀 직렬통신을 지원하기 위한 필드 인터페이스 보드의 데이타 송수신 회로를 제공하는 것을 그 목적으로 한다.
이를 위하여 본 발명은 주변의 하드웨어를 제어하면서 퍼스널 컴퓨터와의 통신을 수생하는 프로세서와, 맨체스터 인코우더/디코우더로부터의 인코우터 클럭 또는 디코우더 클럭에 의해 양방향으로 병렬데이타 또는 직렬 데이타로 상호변환하여 출력하는 래치/시프트 레지스터와, 상기 래치/시프트 레지스터로 입출력되면서 전송중인 데이타의 오류여부를 체크하기 위한 CRC발생기/검사기와, 상기 래치/시프트 레지스터로부터 출력되는 디지틀 신호를 맨체스터코팅하여 드라이버/리시버를 통하여 필드버스로 출력하거나 입력되는 신호에 대해 환원하는 맨체스터 인코우더/디코우더등으로 구성함으로써 필드버스의 트위스트 페어 케이블로의 디지틀 직렬통신을 지원하도록 한다.
이하 본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.
제1도는 기본이 되는 개략적인 구성을 나타낸 것으로, 프로그램이 내장된 EP롬(ROM)(1a)이 내장되어 전체적인 데이타의 입출력 상태를 제어하기 위해 주변의 하드웨어를 제어하는 프로세서(1)와, 상기 프로세서(1)로부터의 제어신호에 따라 인코우더 클럭(ECLK) 또는 디코우더 클럭(DCLK)을 출력하면서 디지틀 신호를 맨체스터 코팅하여 출력하거나 입력되는 신호를 복원하는 맨체스터 인코우더/디코우더 Man chester Encoder/Decoder(2)와, 상기 맨체스터 인코우더/디코우더(2)로부터 인코우더 클럭(ECLK) 또는 디코우더 클럭(DCLK)에 따라 프로세서(1)로부터의 8비트 병렬데이타를 1바이트 직렬 데이타로 변환하여 상기 맨체스터 인코우더/디코우더(2)로 출력하거나 입력시에는 1바이트 직렬 데이타를 8비트 병렬 데이타로 변환하는 래치시프트/레지스터(3)와, 상기 맨체스터 인코우처/디코우더(2)로부터 인코우더 클럭(ECLK) 또는 디코우더 클럭(DCLK)을 입력받아 출력되는 데이타의 오류여부를 검사하기 위한 CRC 체크프레임을 발생하거나 입력되는 데이타의 오류여부를 체그하는 CRC발생기/검사기(4)와, 상기 맨체스터 인코우더/디코우더(2)와 필드버스와의 사이에서 데이타를 구동하거나 받아들이는 드라이버/리시버(5)들로 구성한 것이다.
제2도는 본 발명의 구성을 나타낸 것으로, 프로세서로부터 쓰기신호(
)를 제어신호로 입력받는 래치/시프트 레지스터(3)는 입력되는 8비트의 병렬데이타를 직렬 데이타로 바꾼후 출력단(QH)를 통하여 AND게이트(A1)와 OR게이트(O1)의 일측으로 인가 되도록 하고, 프로세서로부터 마지막 바이트 전송신호(LB)가 인가되는 8진 카운터(6)로부터의 출력이 타측으로 인가되는 AND게이트(A1)의 출력은 OR게이트(02)의 일측으로 인가되도록 하고, 상기 맨체스터 인코우더/디코우더(2)로부터의 인코우더클럭(ECLK)은 OR게이트(03)의 일측으로 인가되도록하는 동시에 인버터(I1)를 거쳐 상기 래치/시프트 레지스터(3)와 제 1 인 인터럽트 발생회로(7) 8진카운터(6) 및 16진 카운터(8)로 인가되도록 하고, 상기 8진카운터(6)의 출력이 인버터(I2)를 거쳐 일측으로 인가되면서 상기 CRC발생기/검사기(4)로부터의 CRC체크 프레임이 타측으로 인가되는 AND게이트(A2) 의 출력은 OR게이트(02)의 타측으로 인가되도록하여 이의 출력이 상기 맨체스터 인코우더/디코우더(2)에 직렬데이타 신호(SD)로 인가되도록 하고, 상기 맨체스터 인코우더/디코우더(2)의 데이타 출력단( )에서는 16진 카운터(8)의 출력이 인가되는 드라이버/리시버(5)를 경유하여 필드버스로 출력되도록 하는 한편, 상기 제 1 인터럽트 발생회로(7)에서는 프로세서로 인터럽트 신호(INTL)를 출력하여 데이타의 출력상태를 알려준다.그리고 필드버스에서 드라이버/리시버(5)를 경유하여 상기 맨체스터 인코우더/디코우더(2)의 데이타 입력단(UDL)으로 인가되는 직렬데이타는 클럭발생기(9)로부터 클럭신호에 따라 직렬출력 데이타 신호로서 OR게이트(01)의 하측과 상기 래치/시프트 레지스터(3)의 입력단(IH)으로 동시에 인가되도록 하고, 상기 8진 카운터(6)로부터의 출력이 일측으로 인가되면서 이의 출력이 상기 CRC발생기/검사기(4)의 체크워드 인에이블(CHECK WORD ENABCE)신호 (CWE)로 인가되는 OR게이트(04)의 타측에는 넌밸리드 맨체스터(Non Valid Manchester)신호 (
)가 인가되도록 하는 동시에 AND게이트(A3)의 타측에도 인가되도록 하고, 상기 맨체스터 인코우더/디코우더(2)로부터의 디코우더클럭(DCLK)은 AND게이트(A3)의 타측으로 인가되도록하여 이의 출력이 DR게이트(03)의 타측에 인가되면서 다시 인버터(I3)를 경유하여 래치/시프트 레지스터(3)로 입력되는 동시에 제 2 인터럽트 발생회로(10)로 인가되는 프로세서로 인터럽트신호(ZWT2)를 출력하도록 하는 한편 상기 두 OR게이트(01),(03)의 출력은 상기 CRC발생기/검사기(4)의 입력단(D)과 클럭펄스단(CP)으로 인가되도록한 것이다.그러므로, 프로세서로부터 쓰기신호(WR)와 함께 병렬데이타가 입력되면 출력단(QH)에서 8진카운터(6)의 출력과 함께 AND게이트(A1)를 거쳐 맨체스터 인코우더/디코우더(2)에 직렬데이타 신호(SD)로 인가되고 이에따라 상기 맨체스터 인코우더/디코우더(2)에서는 비트의 데이타가 입력됨을 인코우드 클럭(ECLK)으로 제 1 인터럽트 발생회로(7)와 상기 래치/시프트 레지스터(3)로 알려주면서 CRC발생기/검사기(4)로 알려준다.
여기서 마지막 바이트 전송신호(LB)에 의해 비트의 데이타중 카운트 하는 8진카운터(6)의 동작에 의해 비트씩의 데이타를 전송중에는 체크워드 인에이블 신호(CWE)가 "High"로 인가되고, 데이타를 전송한 후에는 "LOW"로 인가되면서 이때 출력단(Q)에서 CRC체크 프레임 신호가 상기의 데이타에 이어서 맨체스터 인코우더/디코우더(2)를 거치게 되므로 여기서 데이타 링크계통의 데이타를 물리계층으로 보내기전에 디지틀 신호에 대해 맨체스터 코팅을 수행한 후 드라이버/리시버(5)를 거쳐 필드버스로 출력한다.
반대로 필드버스로부터 드라이버/리시버(5)를 통하여 상기 맨체스터 인코우더/디코우더(2)로 입력되면 출력단(SDO)을 통하여 CRC발생기/검사기(4)에서 데이타의 오류여부를 검사하는 동시에 디코우더 클럭(DCLK)에 따라 래치/시프트 레지스터(3)로 입력되고, 제 2 인터럽트 발생기(10)에서는 인터럽트 신호(INT2)를 프로세서로 출력하여 프로세서에서 읽기신호(
)를 상기 래치/시프트 레지스터(3)로 보내어 병렬 데이타를 입력받는다.따라서 본 발명의 데이타 송수신 회로는 퍼스널 컴퓨터의 인터페이스와 필드버스의 제어케이블 간의 디지틀 직렬 통신을 효율적으로 지원하도록한 것임을 알 수 있다.
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