【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、ディジタル信号処理に関する。 さらに詳細には、本発明は、ディジタル信号処理システムに使用される連続したアドレス信号を生成する方法に関し、このディジタル処理システムは、複数のディジタルサンプル信号ソースから得られた入力データに対して、有限インンパルス応答（ＦＩ
Ｒ）、高速フーリエ変換（ＦＦＴ）または他のサーキュラバッファ型処理を行う。

【０００２】以下の米国特許は、本願に関連する。 その開示を本願において参考のために引用する。

【０００３】（Ａ）1990年3月13日付で発行された、B.
Pathakらによる米国特許第4,908,748号 "DATA PROCESSI
NG DEVICE WITH PARALLEL CIRCULAR ADDRESS HARDWARE"
および（Ｂ）1991年7月16日付で発行された、B. Pathak
らによる米国特許第5,032,986号 "DATA PROCESSING DEV
ICE WITH PARALLEL CIRCULAR ADDRESS HARDWARE"。

【０００４】

【従来の技術】従来、ディジタル信号処理（ＤＳＰ）へのアプローチには、重みづけ出力を有するタップ遅延線を使用して、リアルタイム有限インパルス応答（ＦＩ
Ｒ）フィルタリングを実行していた。 ディジタイズされたサンプルデータは、先のデータが受け取られると、クロックサイクル毎に１つの新しいデータ項目という割合で、タップ遅延線の前端部に入力し、そして古いデータ項目は、順番に遅延線の後部にシフトする。 加算手段は、タップ遅延線の重みづけ出力を加算するために設けられている。 連続した入力信号のフィルタバージョンは、経時的に、加算手段の出力に発生する。 ＦＩＲフィルタリング機構が異なると、遅延の長さおよび重みづけ係数の組合せも異なる。

【０００５】初期のＤＳＰ技術では、一連の直列同期シフトレジスタが、遅延線を限定するのに使用された。 ディジタル乗算器は、遅延線に取り付けられ、通常各シフトレジスタ毎に１つの乗算器が割り当てられ、シフトレジスタの出力を対応する重みづけ係数と乗算するのに使用された。 新しい入力データの任意の所定項目に適用され得るディレーの最大量は、システムクロック速度および一連の直列シフトレジスタの総数によって限定された。 この数は、時々、ＦＩＲフィルタの「長さ（lengt
h）」と呼ばれる。 さらに、ディジタル加算手段は、シフトレジスタおよび／または乗算器の出力を収集して加算するために設けられた。

【０００６】近代的なＤＳＰ設計では、従来の一連の直列シフトレジスタに代わって、単一なランダムアクセスメモリユニット（ＲＡＭ）が使用される。 入力データ項目（サンプルポイント値）は、受け取られると、ＲＡＭ
ユニットの特定のアドレス位置に書き込まれる。 この入力データ項目は、必要に応じて後に読み出され、反復的に動作する重みづけおよび加算処理ユニットに供給される。 重みづけおよび加算処理ユニットは、各読出しデータ項目を、対応の重みづけ係数によって乗算し、その結果をローリングサブトータルに加算する。 ローリングサブトータルは、従来のＦＩＲフィルタの出力に対応する。

【０００７】サーキュラバッファ機構は、しばしば、Ｒ
ＡＭユニットに必要な記憶容量を最小にするのに使用される。 もはや必要のない古いサンプル値は、新しい入力データによってオーバーライトされる。 サーキュラバッファ管理システムは、どのＲＡＭ位置が、最も新しい、
まだ使用中のデータ項目を保持しているか、およびどのＲＡＭ位置が、最も古い、通常破棄され得るデータ項目を記憶しているかを追跡する。

【０００８】サーキュラバッファアドレシングの管理は、入りデータのサンプル速度が比較的低い、例えば、
１秒当り1000個の入力項目（データワード）であり、例えば64個のシフトレジスタと同等の所定フィルタ長を有する単一フィルタが装備されている場合には、取るに足らない。 10MHz以上のクロック速度で動作する汎用マイクロプロセッサは、バッファ管理計算を実行し、リアルタイムベースで、サンプル値をＲＡＭへ記憶させ、および／またはＲＡＭから取り出す、適切なアドレス信号のシーケンスを出力するのに使用され得る。

【０００９】

【発明が解決しようとする課題】しかし、比較的多数の入力チャネルが異なるフィルタによってリアルタイムで同時に処理される場合、および／またはチャネルの結合データサンプリング速度がマイクロプロセッサのピーク処理速度を越える場合には、汎用マイクロプロセッサは、非常に遅い。 このことは、例えば、入りデータがマルチチャネル広帯域通信システム、ディジタルビデオソース、または他の任意の高スループットソースから到達する場合に発生する。

【００１０】近年、高性能なユーザー配置可能ＤＳＰ集積回路ユニット類が紹介されている。 Ｓｈａｒｐ ＬＨ
９１２４がその例である。 各ＬＨ９１２４ ＤＳＰユニットは、４０ＭＨｚ（１秒当り４ x 10 ⁶の入力ワード）
程度の速度で、４８ビット幅の連続した入力ワードを処理することができ、各４８ビットワードは、例えば、２
４ビット実部および２４ビット虚部から構成されている。 この発達により、ディジタル遠隔測定システム、ディジタル画像処理システム、ディジタルラジオ、ディジタルビデオ、ディジタルスピーチ処理システム、トモグラフィーシステム等によって生成されるリアルタイム信号の、商業上実用的なディジタル処理への道が開けた。

【００１１】しかし、このような高速度マルチチャネル環境におけるサーキュラバッファアドレス管理は、問題をかかえている。

【００１２】本発明は、上記課題を解決するためになされたものであり、その目的とするとろは、信号処理性能を多重チャネルに広げる能力を有するような、高速サーキュラバッファ型のディジタル信号処理（ＤＳＰ）システムにおいて、適切なアドレスシーケンスをメモリデバイスに供給するための高速アドレス信号生成器を提供することである。

【００１３】

【課題を解決するための手段】本発明によると、複数のサーキュラバッファを有するメモリへ与えるためのアドレスシーケンスを発生させるためのアドレス生成器であって、対応する１つ又はそれ以上のデータ供給チャネルから、１つ又はそれ以上のサービスリクエストを受け取るためのリクエスト受け取り手段、１つよりも多いサービスリクエストが同時に受け取られた場合に、複数のサービスリクエストのうち最も高い優先順位を有する１つを選択するためのリクエスト優先化手段、及び優先化手段によって選択された１つのサービスリクエストのサーキュラバッファに対応するアドレスのシーケンスを出力するためのアドレスシーケンス出力手段を備えているアドレス生成器が提供される。

【００１４】本発明の好ましい実施態様によると、アドレス生成器は、集積回路チップをさらに備えており、その上に優先化手段及びアドレスシーケンス出力手段が規定されている。

【００１５】本発明の他の好ましい実施態様によると、
集積回路チップが、一連のローカルクロックパルスを受け取るクロック受け取り手段、オフチップ供給源からサービスリクエストを受け取り、それらをオンチップクロックへ同期させる同期手段、対応するサーキュラバッファの開始をそれぞれ示す複数の開始ポインタを記憶するための開始ポインタメモリ手段、及び所定のサーキュラバッファの開始ポインタを変更するための開始ポインタ更新手段をさらに備えている。

【００１６】本発明の他の好ましい実施態様によると、
集積回路チップが、オンチップ優先化手段の機能を選択的にバイパスして、それによってオフチップ優先化動作を可能とするバイパス手段をさらに備えている。

【００１７】本発明によると、複数のサーキュラバッファを有するメモリへ与えるためのアドレスシーケンスを発生させるためのアドレス生成器であって、対応する１
つ又はそれ以上のデータ供給チャネルから１つ又はそれ以上のサービスリクエストを受け取るためのリクエスト受け取り手段、受け取られたリクエストに関連するデータ供給チャネルを識別し、関連チャネルを表すチャネル番号信号を発生させるリクエスト識別手段、１つ又はそれ以上のデータ供給チャネルのうち１つにそれぞれ対応する複数の開始ポインタを記憶するための開始ポインタ記憶手段であって、チャネル番号信号を受け取り、チャネル番号信号によって識別されるチャネルの開始ポインタを示す開始ポインタ信号を応答的に出力するように操作的に連結されている開始ポインタ記憶手段、並びに開始ポインタ記憶手段から出力される開始ポインタ信号及びリクエスト識別手段から出力される対応チャネル番号信号を受け取るように連結されているアドレスシーケンス出力手段であって、チャネル番号信号によって識別されるチャネルのサーキュラバッファに対応する上位の部分、及び識別されたチャネルのサーキュラバッファ内の位置に対応する下位の部分をそれぞれ有するアドレスのシーケンスを出力するアドレスシーケンス出力手段を備えているアドレス生成器が提供される。

【００１８】本発明の好ましい実施態様によると、アドレスシーケンス出力手段によって出力されるアドレス信号のシーケンスの最初の信号が、識別されたサーキュラバッファに対する開始バッファ位置を表し、アドレスシーケンス出力手段によって出力されるアドレス信号のシーケンスのその後の信号が、開始バッファ位置に続く論理的に連続する位置を表す。

【００１９】本発明の他の好ましい実施態様によると、
アドレス生成器は、開始ポインタ記憶手段に記憶される開始ポインタの値を変更するための開始ポインタ更新手段をさらに備えており、新しい開始ポインタは、変更前に特定された開始バッファ位置に論理的に先行するサーキュラバッファ位置を示すポインタである。

【００２０】本発明の他の好ましい実施態様によると、
アドレス生成器は、開始ポインタ記憶手段に記憶されている開始ポインタの値を変更するための開始ポインタ更新手段をさらに備えている。

【００２１】本発明の他の好ましい実施態様によると、
アドレス生成器は、集積回路チップをさらに備えており、その上には開始ポインタ記憶手段及びアドレスシーケンス出力手段が規定されている。

【００２２】本発明の他の好ましい実施態様によると、
アドレス生成器は、集積回路チップをさらに備えており、その上には開始ポインタ記憶手段及びリクエスト識別手段が規定されている。

【００２３】本発明によると、複数のバッファを有するメモリへ与えるためのアドレスシーケンスを発生させるためのアドレス生成器であって、メモリバッファのうち１つを識別するバッファ識別信号を出力するためのバッファ識別手段［２６０、２６３］、複数のポインタであって、それぞれがメモリバッファのうち１つに対応するポインタを記憶し、バッファ識別手段によって識別されるメモリバッファのポンタを示すポインタ信号を出力するためのポインタ記憶手段［２６５］、バッファ識別信号及びポインタ信号を受け取るように連結されており、
結合信号を発生させるための信号結合手段［２７５］であって、結合信号がポインタ信号の少なくとも一部を含み、バッファ識別信号の一部又は全部を選択的に含む、
信号結合手段、及び結合信号を受け取り、その信号からアドレス信号のシーケンスを発生させる信号シーケンス付け手段［２８５］であって、シーケンスのアドレス信号のそれぞれが複数のメモリバッファのうち１つを識別する第１の部分と、特定されたメモリバッファ内の特定位置を指す第２の部分を有している、信号シーケンス付け手段を備えているアドレス生成器が提供される。

【００２４】本発明の好ましい実施態様によると、アドレス生成器は、ポインタ記憶手段に操作的に連結されており、ポインタ記憶手段に記憶されているポインタを変更するためのポインタ更新手段［２６４、２６８］であって、変更されたポインタがバッファ識別手段によって識別されたメモリバッファのポインタである、ポインタ更新手段をさらに備えている。

【００２５】本発明の他の好ましい実施態様によると、
アドレス生成器は、メモリバッファのうち１つにそれぞれ対応する複数の長さの値を記憶し、バッファ識別手段によって識別される１つのメモリバッファの使用長を表す長さ信号を出力するための長さ記憶手段［２１０］をさらに備えている。

【００２６】本発明の他の実施態様によると、アドレス生成器は、信号シーケンス付け手段に操作的に連結されており、信号シーケンス付け手段によって発生されたアドレス信号のシーケンスに含まれるべきアドレス信号の数を示すための状態シーケンサ手段［２８９、２９０］
をさらに備えている。

【００２７】本発明の他の実施態様によると、アドレス生成器は、信号結合手段に操作的に連結されており、ポインタ信号のうちのどの部分が結合信号に含まれるべきかを決定し、さらに、あるとすればバッファ識別信号のうちのどの部分が結合信号に含まれるべきかを決定するためのフィールドサイズ制御手段［２０５］をさらに備えている。

【００２８】本発明の他の実施態様によると、フィールドサイズ制御手段が、最初に供給されるバッファ数を表す信号［ＮＣＨＳ］及び２番めに供給されるメモリサイズ規定信号［ＭＥＭＳＺ］に応答しており、数を表す信号［ＮＣＨＳ］がメモリ内のバッファの数を示し、メモリサイズ規定信号［ＭＥＭＳＺ］がメモリの記憶容量を示す。

【００２９】本発明によると、Ｎビット幅のアドレス信号［ＣＢＡＯ］の各ビットを記憶し出力するための複数のＮ個の記憶素子［３００−３１９］、Ｎビット幅のアドレス信号を受け取り、その信号から修正されたＮビット幅のアドレス信号を生成するアドレス修正器［３２
０］、Ｎ個の記憶素子のうち１つの対応する入力に連結されている出力をそれぞれ有している複数のＮ個のデータ流れマルチプレクサ［３３０−３４９］、及び外部から供給されるチャネルビットを受け取る第１の入力及び外部から供給される定数ビットを受け取る第２の入力をそれぞれ有している複数のＮ個のチャネル保存用マルチプレクサ［３６０−３７９］を備えている可変長フィールドアドレスシーケンサであって、データ流れマルチプレクサのそれぞれが複数の入力端子［Ａ、Ａ'、Ｂ、
Ｃ］を有しており、入力端子の第１の端子［Ａ］が対応する記憶素子の出力に連結されており、入力端子の第２
の端子［Ａ'］がアドレス修正器の対応する出力に連結されており、入力端子の第３の端子［Ｂ］が外部から供給されるポインタビットを受け取るように連結されており、入力端子の第４の端子［Ｃ］がＮ個のチャネル保存用マルチプレクサのうち対応する１つの出力に連結されている可変長フィールドアドレスシーケンサ［２８５］
が提供される。

【００３０】本発明によると、複数のコミュテータセルを備えている可変長フィールドコミュテータ［２７５］
であって、コミュテータセルのそれぞれが、複数のチャネルビットであって、その数は所定範囲内であるチャネルビットを受け取る手段、複数のポインタビットであって、その数は他の所定範囲内であるポインタビットを受け取る手段、受け取られたチャネルビットであって、可変長フィールドコミュテータによって出力されるべきチャネルビットの所定数を表すチャネルビット数信号［Ｎ
ＣＨＢ］を受け取る手段、可変長フィールドコミュテータの各セルの位置を、その他のセルとの相対位置として表すセル位置特定信号を受け取る手段、受け取られたチャネルビットのうち１ビット又は受け取られたポインタビットのうち１ビットのうちいずれか一方を表すビット［Ｂｘｘ］を出力するための信号出力手段、及びチャネルビット数信号及びセル位置特定信号に応じて、受け取られたチャネルビットのうち１つを信号出力手段へつなぐ信号ルーティング手段を備えている、可変長フィールドコミュテータが提供される。

【００３１】本発明によると、複数のサーキュラバッファを有するメモリへ与えられるアドレス信号のシーケンスを発生させる方法であって、各開始ポインタが対応するサーキュラバッファの開始を特定する複数の開始ポインタをメモリに記憶するステップ、特定のサーキュラバッファの開始ポインタをメモリから読出し、読み出された開始ポインタをシーケンスカウンタへ伝送するステップ、読み出された開始ポインタから更新された開始ポインタを発生させ、読み出された開始ポインタがシーケンスカウンタへ伝送された後に、更新された開始ポインタをメモリに書き込むステップ、読み出された開始ポインタ信号をチャネル数信号と組み合わせて、絶対アドレスを生成するステップ、及び絶対アドレスをサーキュラバッファメモリユニットへ出力するステップを包含する方法が提供される。

【００３２】

【作用】本発明のアドレス信号生成器は、連続して多数のチャネルをサービスする。 各チャネルは、独立した可変サンプル速度を有し得、ＤＳＰシステムは、チャネルに特異的な長さおよび／またはチャネルに特異的な重複値を使用して、所定のチャネルのデータを処理し得る。

【００３３】アドレス生成器の１つの実施態様は、集積回路チップを含む。 この集積回路チップには、オンチップアービトレーションユニット、複数のバッファ開始ポインタを記憶するＳＰ（開始ポインタ）のレジスタファイル、ＳＰのレジスタファイル内の特定の開始ポインタを更新する開始ポインタ更新ユニット、複数のフィルタ動作長（または重複値）を記憶するＯＬのレジスタファイル、特定のメモリユニットおよび所定の数のチャネルのサイズに対応するデータ構造を有するバッファ開始アドレス信号を生成する可変長フィールドコミュテータ（ＶＦＣ）、および特定のメモリユニットの循環バッファエリア内の連続した位置を示すアドレス信号のシーケンスを出力する、可変長フィールドアドレス増分器が形成されている。

【００３４】アドレスシーケンス生成は、オンチップアービトレーションユニットが所定のチャネルからサービスリクエストを受け取ることにより開始する。 多数のチャネルからリクエストが同時に届いた場合には、アービトレーションユニットは、優先順位の最も高いリクエストを選択する（オフチップアービトレーションを可能にするために、バイパス手段が設けられている）。

【００３５】優先順位の最も高いチャネルのチャネル番号は、オンチップ開始ポインタ（ＳＰの）レジスタファイルに供給される。 ＳＰのレジスタファイルは、選択されたチャネルに対応する相対バッファ開始ポインタを出力する。 このポインタは、可変長フィールドコミュテータ（ＶＦＣ）に送達され、そこで受け取られる。 同時に、オンチップＳＰ更新ユニットは作動される。 ＳＰ更新ユニットは、予め存在していたＳＰ値がＶＦＣによって得られた直後に、ＳＰのレジスタファイル内の選択されたチャネルに関して記憶されたＳＰ値を更新し始める。

【００３６】可変長フィールドコミュテータ（ＶＦＣ）
は、複数の入力を有する。 １つのＶＦＣ入力は、開始ポインタ（ＳＰの）レジスタファイルから伝送されたバッファ開始ポインタを受け取る。 可変長フィールドコミュテータのもう１つの入力は、選択されたチャネルのチャネル番号を受け取る。

【００３７】可変長フィールドコミュテータ（ＶＦＣ）
は、複数の入力を有する。 １つのＶＦＣ入力は、開始ポインタ（ＳＰの）レジスタファイルから伝送されたバッファ開始ポインタを受け取る。 可変長フィールドコミュテータのもう１つの入力は、選択されたチャネルのチャネル番号を受け取る。

【００３８】可変長フィールドコミュテータは、さらに、MEMSIZE信号とNCHS信号とを受け取る。 MEMSIZE信号は、各チャネルのサーキュラバッファを記憶するのに使用されるメモリユニットのサイズを示し、NCHS信号は、
メモリユニット内に記憶されたチャネルバッファの数を示す。 これらの信号に応答して、１ワード当り所定数のビットを有するが、可変データ構造を有するアドレス信号（ＧＡＳ）をＶＦＣは生成する。 生成アドレス信号（ＧＡＳ）のより上位の可変幅部は、選択されたチャネルのチャネル番号、またはそのチャネル番号から得られるメモリブロックアドレスを示す。 生成アドレス信号（ＧＡＳ）のより下位の可変幅部は、選択されたチャネルの相対バッファ開始ポインタ、または相対バッファ開始ポインタから得られるメモリローカルアドレスを示す。 ＶＦＣによって生成されるアドレス信号（ＧＡＳ）
の最上位端は、ゼロでパッドされても良い。

【００３９】生成アドレス信号（ＧＡＳ）は、可変長フィールドアドレス増分器（ＶＦＡＩ）にロードする。 同時に、対応するフィルタ長値は、ステートコントローラにロードする。 ＶＦＡＩは、自動増分したアドレス信号のシーケンスを出力し始める。 このとき、まず、ＶＦＣ
から最初にロードされた生成アドレス信号（ＧＡＳ）から開始する。 一方、ステートコントローラは、選択されたチャネルに必要なアドレス信号の数を数え続ける。 バッファエリアの連続した循環からトップアドレスは、Ｖ
ＦＡＩがバッファエリアのボトム制限に遭遇したときに発生する。

【００４０】パイプライン構造により、１つのチャネルリクエストのサービスから即座に次のチャネルリクエストサービスへと連続して移行することが可能になる。

【００４１】

【実施例】図１および図２は、本発明のマルチチャネルディジタル信号処理システム１００のブロック図である。 マルチチャネルディジタル信号処理システム１００
は、サーキュラバッファ１４５およびバッファ管理サブシステム（１２０、１７０、１８０）を含む。 サーキュラバッファ１４５は、スタティックランダムアクセスメモリユニット（ＳＲＡＭ）１４０内に形成された複数のサーキュラバッファ（ＣＢの）の１つである。

【００４２】ディジタル入力サンプルは、１つまたは複数のデータ供給チャネル（ＣＨ１、ＣＨ２、ＣＨ３、Ｃ
Ｈ４、． ． ． 、ＣＨｎ、図面にはそのいくつかのみを示す）からＤＳＰシステム１００に入力する。 時間領域信号マルチプレクサ１１０は、しばしば、チャネルの１つからデータを、ＳＲＡＭユニット１４０およびＤＳＰシステム１００の他の部分へ選択的に連結するために設けられている。

【００４３】供給チャネルの１つであるＣＨ５は、量子化スイッチ１１１を有しているのが示されている。 スイッチ１１１は、規則的または非規則的に入り信号１０５
をサンプルし、そのサンプルをマルチプレクサ１１０のＣＨ５入力端子に供給する。 入り信号１０５は、アナログまたはディジタルであり得る。 入り信号１０５がアナログであるならば、図１に破線で示されるように、アナログディジタル変換器（Ａ／Ｄ）１１２が、スイッチ１
１１とマルチプレクサ１１０のＣＨ５入力端子との間に設けられ得る。 あるいは、すべてのチャネルがアナログ信号を受け取るならば、図１に破線で示されるように、
共有のアナログディジタル変換器（Ａ／Ｄ）１１３が、
マルチプレクサ１１０の出力とメモリユニット１４０との間に設けられ得る。 あるいは、（図示されていないが）１つまたは少数のＡ／Ｄ変換器が設けられ、それぞれの変換器は、すべてのチャネルではなくそのサブセット毎に共有される。

【００４４】入り信号１０５は、生成されると、しばしば、リアルタイムでＤＳＰシステム１００に供給される。 しかし、入り信号１０５はまた、予め記録され、リアルタイム生成速度よりも遅い速度で再生され得る。

【００４５】チャネルサンプル速度制御器１１５は、Ｃ
Ｈ５量子化スイッチ１１１の作動速度を制御する。 スイッチ１１１が一時的に閉じる毎に、新しいサンプル値は、マルチプレクサ１１０のＣＨ５入力端子に現れる。
そのサンプル信号は、さらに新しいサンプル信号によってオーバーライトされるまで有効である。 スイッチ１１
１が閉じると同時に、チャネル５サービスリクエスト信号（ＳＲ５）１１６は、ＣＨ５サンプル速度制御ユニット１１５からシステム１００のチャネルスキャン制御ユニット１２０へ伝送される。

【００４６】図１は、１つのデータ供給チャネル（ＣＨ
５）の全構造を示しているが、他のデータ供給チャネル（ＣＨ１からＣＨｎ）も存在する。 それぞれのデータ供給チャネルは、それぞれに対応する量子化スイッチ（１
１１）、速度制御ユニット（１１５）および／または他の適切な構成要素（例えば、チャネルサービシングＡ／
Ｄ変換器１１２）を有する。 ＣＨ６サンプル速度制御ユニットを参照番号１１７で例示する。 ＣＨ６に対応する量子化スイッチ（図示されていない）が閉じる毎に、それぞれのＳＲ６サービスリクエスト信号１１８は、ＣＨ
６速度制御器１１７からスキャン制御ユニット１２０まで伝送される。 同様に、チャネルＣＨｎの量子化スイッチが閉じると、ＳＲｎサービスリクエスト信号１１９
は、ＣＨｎ速度制御ユニット（図示されていない）からスキャン制御ユニット１２０へ伝送される。

【００４７】各チャネル（ＣＨ１からＣＨｎ）は、独立した非同期サンプリング速度で、入力サンプルをマルチプレクサ１１０のそれぞれに対応する入力端子に伝送し得る。 参照番号１１２で示されるように、個別のＡ／Ｄ
変換器が、各チャネルに設けられ得るか、または参照番号１１３で示されるように、単一のＡ／Ｄ変換器がすべてのチャネルをサービスし得る。 すべてのチャネルの入り信号（１０５）がすでにディジタル形態であるならば、図示されるＡ／Ｄ変換器１１２または１１３は、設けなくてもよい。

【００４８】チャネルスキャン制御ユニット１２０は、
受け取ったサービスリクエスト（ＳＲ１からＳＲｎ）のそれぞれを記憶し、ローカルクロック生成々器（ＬＣ）
１２１のパルスと同期させる。 リクエスト優先化機能は、チャネルスキャン制御ユニット１２０内に設けられ、多数のサービスリクエストを同時に受け取った場合の状況に対応する。

【００４９】スキャン制御ユニット１２０は、破線で示される接続１２２のように、マルチプレクサ１１０に選択的に連結され、最優先リクエスティングチャネルからの入り信号（１０５）をマルチプレクサ１１０の出力端子に連結する。 あるいは、他の制御ユニット（図示されていない）は、マルチプレクサ１１０の記号的に示された接極子（シンボリック接極子）を駆動させ、マルチプレクサ１１０の出力端子を、リクエスティングチャネルのうち最優先のチャネルからの入り信号を受け取るように連結させる。

【００５０】図１は、チャネルＣＨ５からのリクエストがサービスされる場合を示す。 マルチプレクサ１１０のシンボリック接極子は、ＣＨ５入り信号１０５を、メモリユニット１４０のデータ入力ポート（ＤＩ）１４１に連結しているのが示される。 さらに、チャネル出力信号は、同時に、ユーザー配置可能ＤＳＰユニット１６０の第１入力ポート１６１（図２）に連結される。 ディジタイズされたマルチプレクサ１１０の出力は、ここでは、
新しいサンプル信号１１４と呼ばれる。 図示されているのでは、新しいサンプル信号１１４はそれぞれ、並列４
８ビット幅データワードである。

【００５１】新しいサンプル信号１１４がメモリユニット１４０のデータ入力ポート（ＤＩ）１４１およびＤＳ
Ｐユニット１６０の第１入力ポート１６１に提示されると、チャネルスキャン制御ユニット１２０は、第１および第２アドレス生成器（ＡＧ−１）１７０および（ＡＧ
−２）１７７を作動する。 作動した第１アドレス生成器（ＡＧ−１）１７０は、アドレス信号１７２の有限シーケンスを、メモリユニット１４０のアドレス入力ポート（ＡＩ）１４２に供給し始める。 各生成アドレス信号（ＧＡＳ）１７２の有効ビット幅は、メモリユニット１
４０の全メモリ容量の関数である。 メモリユニット１４
０が２ ²⁰のデータワード（１メガワード記憶容量）を記憶する能力を有するならば、各生成アドレス信号（ＧＡ
Ｓ）１７２は、各２０ビット程度の有効幅を有し得る。
メモリユニット１４０の記憶容量が小さい、例えば、２
¹⁰データワードであるならば、各生成アドレス信号（Ｇ
ＡＳ）１７２の有効幅は、それに応じて１０ビットに減少する。

【００５２】すでに述べたように、複数のサーキュラバッファ（ＣＢ）エリアは、メモリユニット１４０のメモリ空間内に限定される。 １つの特定のサーキュラバッファ１４５は、それぞれ、ａ、ｂ、ｃおよびｄと標識される４つの特定のメモリ位置を有するのが示される。 この位置の数はまた、「フィルタ長」とも呼ばれる。 チャネルＣＨ５のフィルタ長は、Ｌ _C5である。 この位置の数はシフトレジスタの数（ＳＲ−ａからＳＲ−ｄ）に相当する。 シフトレジスタは、通常、従来の直列シフトレジスタが使用されるならば、ＤＳＰユニット１６０内に装備される。

【００５３】仮定としてブロック１６０に示されている従来の配置では、第１シフトレジスタＳＲ−ａは、第１
システムクロックサイクルで、最新のチャネル信号１１
４を受け取り、記憶する。 次の第２システムクロックサイクルでは、仮想の第１シフトレジスタＳＲ−ａ内に記憶されたデータは、次の仮想の第２シフトレジスタＳＲ
−ｂにシフトする。 同様に、第２クロックサイクルでは、第１シフトレジスタＳＲ−ａは、入力ポート１６１
から次のサンプル値を受け取る。 同様に、第３クロックサイクルでは、第２シフトレジスタＳＲ−ｂに予め記憶された最も古いデータは、仮想の第３シフトレジスタＳ
Ｒ−ｃにシフトする。 次に古いデータは、ＳＲ−ａからＳＲ−ｂにシフトし、最新のチャネルデータ１１４が、
ＳＲ−ａにシフトする。 第４クロックサイクルでは、最も古いデータは、仮想のレジスタＳＲ−ｄにシフトする。 次のサイクルでは、さらに新しいデータが、第４シフトレジスタＳＲ−ｄに保持された最も古いデータをオーバーライトする。

【００５４】レジスタＳＲ−ａからＳＲ−ｄまでの出力は、それぞれ、重みづけ関数Ｗ _aからＷ _dによって乗算され、加算され、ＤＳＰユニット１６０から出力ポート１
６８を介して出力する。 第２メモリユニット（ＳＲＡ
Ｍ）１５０は、ＤＳＰユニット１６０の係数受け入れポート１６４を介して、必要な重みづけ値Ｗ _a −Ｗ _dを供給する。 第２アドレス生成器（ＡＧ−２）１７７は、必要なアドレス信号を、第２メモリユニット１５０のアドレス入力（ＡＩ）ポート１５８に供給する。

【００５５】アドレス生成器１７０および１７７（ＡＧ
−１およびＡＧ−２）は、ユーザープログラム可能であり、コマンドユニット１８０から伝送されるコマンド信号１８１および１８２に応答する。

【００５６】シフトレジスタと同様に、ブロック１６０
内に図示される乗算器および加算器もまた仮想のものである。 ＤＳＰユニット１６０（好ましくは、Ｓｈａｒｐ
ＬＨ９１２４または同様の集積回路装置）は、ユーザー配置可能、反復性重みづけおよび加算手段を含む。 この重みづけおよび加算手段は、（ポート１６１または１
６３から）受け取った各サンプル値を、対応する重みづけ係数によって連続して乗算し、その結果をローリングサブトータルに加算する。 チャネルＣＨ５から受け取った信号をフィルタするために使用されるサンプルＦＩＲ
プロセスは、例示のみを目的として、ＤＳＰユニット１
６０のブロック内に示される。 ＤＳＰユニット１６０
は、各チャネルに特有なフィルタ設計を実行できるように配置され得る。

【００５７】仮想のシフトレジスタＳＲ−ａからＳＲ−
ｄおよびＷ _aからＷ _dまでの複数の乗算器は、実際には、
配置可能ＤＳＰユニット１６０内には存在しないため、
第１メモリユニット（ＲＡＭ−１）１４０内にあるサーキュラバッファ１４５が、仮想のレジスタＳＲ−ａからＳＲ−ｄの機能を模倣し、それぞれのタイム遅延された信号をＤＳＰユニット１６０内の重みづけおよび加算手段に連続して供給するのに使用される。 同時に、第２メモリユニット（ＲＡＭ−２）１５０内にある他のサーキュラバッファ１５５は、重みづけ係数Ｗ _aからＷ _dの対応シーケンスを、ＤＳＰユニット１６０内の重みづけおよび加算手段に供給する。

【００５８】各チャネル（例えば、ＣＨ５）のフィルタ機能は、そのチャネルに関連したサーキュラバッファ（例えば、１４５および１５５）の内容を数回シーケンスすることによって実行される。 例えば、チャネルＣＨ
５に関連した複数のチャネルサービシング動作の一番目動作中に、マルチプレクサ１１０のチャネルＣＨ５端子から受け取られた最新チャネル信号１１４は、サーキュラバッファ１４５の位置「ｚ」に書き込まれる。 サンプル信号１１４は、同時に、ＤＳＰユニット１６０に提示され、第１重みづけ値Ｗ _aによって乗算される。 重みづけ値Ｗ _aは、第２メモリユニット（ＲＡＭ−２）１５０
の対応位置から読み出され、ＤＳＰポート１６４に提示される。 重みづけ結果は、次に、ＤＳＰユニット１６０
のアキュムレータ（図示されていない）内に保持されたローリングサブトータルへ加算される。

【００５９】ＤＳＰユニット１６０が、重みづけ係数Ｗ
_aによって「ａ」値の乗算を完了すると、サーキュラバッファ１４５の次の位置「ｂ」に記憶された値が第１メモリユニット（ＲＡＭ−１）１４０のデータ出力ポート（ＤＯ）１４３を介して読み出され、ＤＳＰユニットの他の入力ポート１６３を介してＤＳＰユニット１６０に導入される。 重みづけ値Ｗ _bは、第２メモリユニット（ＲＡＭ−２）１５０の対応位置から読み出され、ＤＳ
Ｐポート１６４に提示される。 次に、ＤＳＰユニット１
６０は、読み出された「ｂ」値を重みづけ関数Ｗ _bによって乗算し、その重みづけ値をその内部のローリングサブトータルに加算する。

【００６０】同様に、ＤＳＰユニット１６０が位置「ｂ」値の乗算を完了すると、サーキュラバッファ１４
５の次の位置「ｃ」の値がデータ出力ポート（ＤＯ）１
４３から読み出され、ＤＳＰユニット１６０に入力し、
それに対応する重みづけ係数Ｗ _cによって乗算される。
サーキュラバッファ１４５の位置「ｄ」に記憶された値は、同様に、次のクロックサイクルで処理される。 値「ｄ」がサーキュラバッファ１４５から読み出されると、チャネルＣＨ５の第１チャネルサービシング動作（以後、「ＣＨ５サービスＮｏ．１」と呼ぶ）が完了する。

【００６１】サーキュラバッファ１４５の位置「ａ」
は、第１チャネルＣＨ５サービシング動作（ＣＨ５サービスＮｏ．１）のバッファ開始位置と見なされる。 第１
サービシング動作が完了すると、第１アドレス生成器（ＡＧ−１）１７０内のバッファ開始ポインタ（図示されていない）は、時計と反対方向に回転（減分）し、それによって、メモリ位置「ａ］に先行する位置を、新しいバッファ開始位置として指定する。この新しい位置は、サーキュラバッファ１４５には図示されていないが、本願ではバッファ位置「ｚ」と呼ぶ。 サーキュラバッファ１４５は、アルファベット順にａ、ｂ、ｃ、
ｄ、． ． ． 、ｗ、ｘ、ｙ、ｚによってそれぞれ標識されたメモリ位置を有することが理解される。 ここで、位置「ｚ」は、論理的に位置「ａ」を先行する。 バッファ１
４５が２６個の位置を有しているわけではない。 サーキュラバッファ１４５の全長Ｌ _Mまたはワードカウントは、４からメモリユニット１４０の最大容量（MEMSIZ
E）までの任意の整数であり得る。

【００６２】チャネルＣＨ５量子化スイッチ１１１が後に、さらに新しいサンプル値信号を出力すると、第２サービスリクエスト信号１１６は、対応する速度制御ユニット１１５からチャネルスキャン制御ユニット１２０に発せられる。 最新のＣＨ５サンプル値は、ＣＨ５（ＣＨ
５サービスＮｏ． ２）からの第２サービスリクエストがサービスされた時に、サーキュラバッファ１４５の新しいバッファ開始位置「ｚ」に書き込まれる。 次いで、次の位置「ａ」、「ｂ」および「ｃ」に記憶された値は、
ＤＯポート１４３から連続して読み出され、ＤＳＰユニット１６０によって処理される。 新しい「ｚ」値は、重みづけＷ _aによって乗算される。 現時点でより古い値「ａ」は、重みづけＷ _bによって乗算される。 位置「ｂ」のデータは、Ｗ _cによって乗算される。 位置「ｃ」のデータは、Ｗ _dによって乗算される。 位置「ｄ」は、アドレス化されていない。

【００６３】次の第３チャネルサービシング動作（ＣＨ
５サービスＮｏ． ３）において、位置「ｙ」は、最新のデータサンプルを受け取るバッファ開始位置となり、一方、位置「ｚ」、「ａ」および「ｂ」は、連続して読み出されて、ＤＳＰユニット１６０によって処理される位置になる。

【００６４】上述の一連の事象は、図１のコマンドユニット１８０のブロック内に簡単に例示されている。 タイム線は、まず下側に、そして右側へと移行する。 位置「ａ」は、第１チャネルＣＨ５サービシング動作中のバッファ１４５の開始である。 位置「ｚ」は、第２ＣＨ５
リクエストサービシング動作等のバッファ位置の開始となる。 コマンドユニット１８０は、ＡＧ−１およびＡＧ
−２ユニット（１７０および１７７）を間接的に通じて、メモリユニット１４０および１５０の読出し／書込み（Ｒ／Ｗ）線を制御する。

【００６５】さらに、個別のＤＩおよびＤＯバス１４１
および１４３は、ＲＡＭ−１ユニット１４０に関して示されているが、他の実施態様では、入力および出力データに対して１つのバスが使用され得ることが理解される。 このような他の実施態様では、ＲＡＭ−１ユニット１４０のポート１４１および１４３は、結合されて１つのデータ入力／出力ポート（図示されていない）となり、ＤＳＰユニット１６０のポート１６１および１６３
は、同様に結合されて１つのデータ入力／出力ポート（図示されていない）となる。 単一なバスは、ＲＡＭ−
１およびＤＳＰユニット１４０および１６０のデータ入力／出力ポートを接続し、必要に応じて信号を伝送したり、また伝送した信号を戻したりするために時間領域多重化が用いられる。

【００６６】さらに、ＡＧ−１ユニット１７０の動作と対照的に、ＡＧ−２ユニット１７７は、回転するバッファ開始ポインタを有しておらず、そのＲ／Ｗ線は、重みづけＷ _aからＷ _dがＤＳＰユニット１６０に読み出されるときに、読出しモードで固定されたままである。 一般に、各サービシング動作における所定のチャネルに対して、重みづけ係数の同一シーケンスが出力される（タイムスロットが、新しい値をメモリユニット１５０に書き込まれるように割り当てられる場合、および／またはタイムスロットがＡＧ−２ユニット１７７内のバッファ開始ポインタを変更させるために割り当てられる場合には、適応重みづけが可能である）。

【００６７】サービスリクエスト信号１１６がチャネルＣＨ５のサンプル速度制御ユニット１１５から受け取られる時間と時間との間に、他のサービスリクエスト信号、例えば、１１８、１１９は、１つまたはそれ以上の他のチャネルサンプル速度制御器（例えば、１１７等、
すべては図示されていない）からスキャン制御ユニット１２０に到達し得る。 例えば、チャネルＣＨ５からの２
つのサービスリクエストの間のある時点で、チャネルＣ
Ｈ６からＳＲ６サービスリクエストが伝送されてくると仮定する。

【００６８】チャネルＣＨ６からのサービスリクエストは、チャネルＣＨ５のサービスリクエスト信号（ＳＲ
５）が処理されるのと同様に処理される。 第１メモリユニット（ＲＡＭ−１）１４０のメモリ空間は、個別のエリアにさらに分割され、各エリアは、特定のチャネルのチャネル長Ｌ _Mのサーキュラバッファ（ＣＢ）を記憶する。 例えば、エリア１４５は、チャネルＣＨ５のサーキュラバッファを記憶する。 このエリア１４５は、ＣＢ５
エリアとも呼ばれる。 エリア１４６は、チャネルＣＨ６
のサーキュラバッファＣＢ６（略して示されている）を記憶する。 エリア１４４は、チャネルＣＨ４のサーキュラバッファＣＢ４（略して示されている）を記憶する。

【００６９】チャネルＣＨ６リクエストをサービスする際に、第１アドレス生成器（ＡＧ−１）１７０は、サーキュラバッファＣＢ６（１４６）のバッファ開始アドレスで開始するアドレス信号１７２の有限シーケンスを出力する。 ＣＢ６のバッファ開始位置は、サービシング動作が終了する前に変わる。 チャネルＣＨ６のフィルタ長（Ｌ _C6 、図示されていない）は、チャネルＣＨ５に使用されるフィルタ長（Ｌ _C5 ）以外の値であり得る。 示される例において、チャネルＣＨ６は、６のフィルタ長を有していると仮定される。 これは、第２メモリユニット１
５０を示すブロックのエリア１５６内に書き込まれたシンボルＷ _a 、Ｗ _b 、Ｗ _c ． ． ． Ｗ _fによって示される。 同様に、チャネルＣＨ５は、ブロック１５０のエリア１５５
に書き込まれたシンボルＷ _aからＷ _dによって示されるように、４のフィルタ長（Ｌ _C5 ）を有すると仮定される。
同時に、チャネルＣＨ４は、ブロック１５０のエリア１
５４において、対応する重みづけ係数Ｗ _aからＷ _zによって示されるように、異なるフィルタ長Ｌ _C4 ＝２６を有するのが示される。 任意のチャネルＣＨｎにおいては、さらに大きなフィルタ長（例えば、Ｌ _Cn ＝２５６、１０２
４等）も可能である。

【００７０】第１および第２アドレス生成器（ＡＧ−１
およびＡＧ−２）は、各チャネル（ＣＨ４、ＣＨ５、Ｃ
Ｈ６、． ． ． ＣＨｎ）に関連したフィルタ長（Ｌ _Cn ）を追跡し、各所定のチャネルに対する適切な数のアドレスを、メモリユニット１４０および１５０のそれぞれに連続して出力する任務が与えられている。

【００７１】図３、図４および図５は、アドレス生成器（ＡＧ）チップ２７０を含む、本発明によるサーキュラバッファ（ＣＢ）管理システム２００の詳細を示す。 アドレス生成器チップ２７０は、単結晶シリコン基板からなり、基板の上には、ＣＭＯＳ回路（相補形金属−酸化膜−半導体）が０．８ミクロンの線幅構造で形成され、
４０ＭＨｚ程度のクロック速度で同期して動作する。 オンチップメモリ手段（完全には図示されいない）は、ユーザーによって提供された配置命令を記憶するために設けられている。 オンチップマルチプレクサは、ユーザーによって提供された配置命令に対応するデータ経路を提供する。

【００７２】図３は、ＣＢ管理システム２００の前端部を示す。 この前端部は、複数のチャネルからチャネルサービスリクエスト１１６、１１８、． ． ． 、１１９を受け取り、そのリクエストをローカルクロック（ＬＣ）２
２０と同期させ、同時に受け取ったリクエストをアービトレートする手段を有する。 前端部の機能の大半は、Ａ
Ｇチップ２７０内の回路によって成し遂げられる。 アービトレーションは、オンチップまたはオフチップで行われる。

【００７３】図５は、ＣＢ管理システム２００の後端部を示す。 この後端部は、ＡＧチップ２７０の２０ビット幅アドレス出力バス（ＡＯ）２７２を通して伝送されたアドレスベクタを受け取るランダムアクセスメモリユニット（ＲＡＭ−１）２４０を含む。 ＲＡＭ−１ユニット２４０は、１メガワード（２ ²⁰データワード）程度のメモリ空間を有し得るが、それよりもさらに小さな記憶容量をも有し得る。 ＡＧチップ２７０内には、適切なフィールド幅のアドレスベクタを生成するアドレス信号生成手段が設けられており、２ ⁴から２ ²⁰のデータワードの範囲の任意の記憶容量を収容する。 この記憶容量は、２
の積分累乗である。

【００７４】上記のように、ＡＧチップ２７０は、ユーザープログラム可能である。 ＡＧチップは、多数の異なるアドレスシーケンスパターンを生成するようにプログラムされ得る。 サーキュラバッファアドレスシーケンスは、ＡＧチップ２７０によって生成され得るシーケンスの１つの型に過ぎない。 サーキュラバッファ管理に使用されるアドレスシーケンス以外のアドレスシーケンスを生成するシーケンス生成器は、図５のブロック２８３に示されている。 ブロック２８３を装備することは、本発明の範囲外であるため、その詳細については、Ｍ代替シーケンス（Ｍは、１より大きい整数である）の１つが２
０ビット幅バスを通してオンチップアドレス出力（Ａ
Ｏ）マルチプレクサ２８２に伝送されるということ以外は記載しないでおく。 ユーザーによって提供されたシーケンス選択コマンド２８０ａは、オンチップユーザー命令記憶ファイル２８０からオンチップシーケンス選択器２８１へ伝送される。 シーケンス選択器２８１は、出力アドレス（ＡＯ）マルチプレクサ２８２を制御する。 マルチプレクサ２８２は、入力のうち選択されたものを２
０ビット幅並列出力バス２８４に連結する。 バス２８４
は、２０ビット幅アドレス出力レジスタ２９２の入力と接続している。 レジスタ２９２は、ローカルクロック（ＬＣ）によってクロックされ、チップアドレス出力バス（ＡＯ）２７２を駆動する。

【００７５】アドレス−バスマルチプレクサ２８２に供給された入力のうちの１つは、２０ビット幅並列サーキュラバッファアドレス−出力バス（ＣＢＡＯ）２８６である。 ＣＢＡＯバス２８６は、図４に示される２０ビット幅アドレス増分ユニット２８５によって駆動される。

【００７６】図３から図５の詳細は、いくつかの基本構成要素を見ることによってさらに理解され得る。 ＡＧチップ２７０に設けられている主要構成要素は、以下のものである。

【００７７】（ａ）チャネル特異的サーキュラバッファ長（または他のモードでは、チャネル特異的重複値）を記憶するために使用される、３２×２０ビット幅ＯＬのレジスタファイル２１０、（ｂ）最大長値Ｌ _M （または他のモードでは、他の長値）を記憶するために使用される、１×２０ビット幅ＡＬＭレジスタ２１２、（ｃ）チャネル特異的バッファ開始ポインタを記憶するために使用される、３２×２０ビット幅ＳＰのレジスタファイル２６５、（ｄ）システム特異的データ構造を有する絶対バッファ開始アドレス信号を生成するために使用される、可変長フィールドコミュテータ（ＶＦＣ）２７５、
（ｅ）連続した絶対バッファアドレス信号のシーケンスを生成するために使用される連続可変長フィールドアドレス増分ユニット（ＶＦＡＩ）２８５、（ｆ）ＶＦＣ２
７５およびＶＦＡＩ２８５によって生成された信号のデータ構造を制御するために使用されるフィールドサイズ制御ユニット２０５、および（ｇ）減算／加算ユニット２６８と組合わさって使用され、ＳＰのレジスタファイル２６５に記憶されたバッファ開始ポインタを更新する、ＳＰ更新制御ユニット２６４。

【００７８】これらの主要構成要素の動作については、
順を追って説明する。

【００７９】図３を参照すると、チャネルサービスリクエスト（例えば、ＳＲの１１６、．．．、１１９）は、
５ビット幅直接入力バス２２１から直接的に、またはより幅の広いバス２２２と外部アービタ２２３とを介して間接的にＡＧチップ２７０に入力する。 リクエストが直接入力バス２２１を介して入力する場合には、ＡＧチップ２７０は、アービトレーションを内部で行い、５個程度の独立したチャネルをサービスし得る。 リクエストが外部アービタ２２３を介して入力する場合には、ＡＧチップ２７０は、３２個程度の独立したチャネルをサービスし得る。

【００８０】通常、直接および間接入力バス２２１および２２２のいずれか１つが使用される。 このような場合、図３に示されるマルチプレクサ２２５が省略され、
バス２２１またはアービタ２２３の出力が、ＡＧチップ２７０の５ビット幅サービスリクエスト入力バス２７１
に直接接続される。

【００８１】外部アービトレーションが使用される場合には、チャネルサービスリクエスト（ＳＲの）は、外部アービタ２２３の３２本の入力線２２２の１つまたはそれ以上においてアサートされる。 外部アービタ２２３
は、最優先リクエストを選択し、最優先のリクエスティングチャネルのチャネル番号（ＣＨＮ）を５ビット２進化数として、（図３に示される外部マルチプレクサ２２
５を介して）ＡＧチップ２７０のリクエスト入力バス２
７１に提示する。 ユーザープログラム可能外部／内部アービトレーション選択器２２９は、マルチプレクサ２２
５を動作させ、外部アービタ２２３からの出力を入力バス２７１まで通過させる。 アービタ２２３からの出力は、選択的に接続して、チャネルマルチプレクサ１１０
のシンボリック接極子を作動させる。

【００８２】入力バス２７１は、第１オンチップ入力同期レジスタ２５１（５ビット幅）のＤ入力に接続している。 レジスタ２５１のＱ出力は、第２同期レジスタ２５
２（同じく５ビット幅）のＤ入力と接続している。 レジスタ２５１および２５２は、ローカルクロック線（Ｌ
Ｃ）２５０によってクロックされる。 ローカルクロックは、４０ＭＨｚ程度の速度で動作し得る。 サービスリクエストは、ローカルクロック（１０ＭＨｚ）の４分の１
程度の速度でチップに適用され得る。

【００８３】外部アービタ２２３は、チップ入力バス２
７１に（多重機２２５を通じて）有効チャネル番号を提示すると共に、他の入力線２７３を通じてチップに外部有効信号を提示する。 チップ入力線２７３は、第３オンチップ同期レジスタ２３１（１ビット幅）のＤ入力に接続している。 レジスタ２３１のＱ出力は、第４同期レジスタ２３２（１ビット幅）のＤ入力に接続している。 第４レジスタ２３２のＱ出力は、第１二重ポートマルチプレクサ２３３の１つの入力（「Ａ」）をフィードする。
第３および第４レジスタ２３１および２３２もまた、ローカルクロック（ＬＣ）によってクロックされる。

【００８４】常にすべてが図示されているわけではないが、構成要素２６０、２３４、２６９、２８５および２
９０などのＡＧチップ２７０上の他のすべての同期構成要素もまた、同一のローカルクロック（ＬＣ）によってクロックされることが理解され得る。

【００８５】第２同期レジスタ２５２の５ビット幅出力は、第２二重ポートマルチプレクサ２５８の１つの入力ポート（「Ａ」）をフィードする。 ユーザープログラム可能オンチップ外部／内部モード選択器２５９は、マルチプレクサ２３３および２５８を制御する。 外部モードが選択されると、マルチプレクサ２３３および２５８のそれぞれの上記の入力ポート「Ａ」および「Ａ」が選択され、それぞれの出力に連結される。 内部モードが選択されると、マルチプレクサ２３３および２５８のもうひとつの「Ｂ」および「Ｂ」入力ポートが出力として選択される。

【００８６】内部アービタ２５３は、実質的に、外部アービタ２２３の機能を模倣する。 但し、内部アービタ２
５３は、わずか５チャネルの処理に限定される。 優先化は、ハードワイヤードである。 入力バス２７１の１つのピンは、最優先され、他の４つのピンは、優先順位が順次低くなっている。 ５個以下のチャネルを有するシステムは、オンチップアービタ２５３を使用し得、それによって、さもなければ外部アービタ２２３によって消費されるボードスペースの損失を避ける。 サービスリクエストは、直接バス２２１を介して、同期レジスタ２５１および２５２を通って、レジスタ２５２の出力を内部アービタ２５３の入力に連結する５ビットバス２５５によって、内部アービタ２５３の入力側に移動する。 他の５ビットバス２５７は、内部アービタ２５３の出力を、マルチプレクサ２５８のＢ入力へ連結する。 １ビット幅内部有効線２５４は、内部アービタ２５３からの内部有効信号をマルチプレクサ２３３のＢ入力へ伝送する。

【００８７】オンチップ選択器２５９は、内部アービトレーションモードを選択すると、内部アービタの５ビット出力２５７は、マルチプレクサ２５８を通過して出力される。 線２５４の１ビット有効信号は、マルチプレクサ２３３を通過して出力される。 内部アービトレーションステートデコーダ２５６は、選択的にＡＧチップ２７
０内に含まれ、もし選択がなされたなら、内部アービタ２５３モードが何を選択したのかを外部に指示する。 ３
ビットバス２７４は、デコーダ２５６からチップ２７０
の内部連結ピンへと延びる。 ８個の可能なコードステートのうち５個は、有効アービトレーション選択を示し、
１つまたはそれ以上のコードステートは、選択的に、無効選択を示す。 バス２７４は、選択的に接続して、チャネルマルチプレクサ１１０（図１）のシンボリック接極子を作動させて最優先チャネルを選択する。

【００８８】他の実施態様では、内部アービタ２５３によってなされた選択は、ＡＯバス２７２の適切な線にハードワイヤードされているチャネル出力バス２７８（図５）上に遅延形態で現れる。

【００８９】さらに他の実施態様では、内部アービタ２
５３は、チャネルマルチプレクサ１１０を制御しない。
その代わりに、オフチップ回路（図示されていない）が制御し、チップ入力バス２７１に、サービスされるチャネルを示す５ビット幅コマンドコードを伝送する。 競合するコードが同時に受け取られると、最優先コードが、
サービスされるチャネルを示すものとして受け取られる。 内部アービタ２５３は、単に、チャネルマルチプレクサ１１０が、バス２７１に示される活性チャネルのうち最優先のものに切り換えられることを推定する。

【００９０】さらに他の実施態様では、入りデータは、
シェアドデータソースから複数の異なるＦＩＲフィルタへ適用される。 （マルチプレクサ１１０は、システム２
００から省略され得る。 ）複数のフィルタは、異なるフィルタ長、重みづけ要因および／または重複値を用いて、同一の入りデータ信号１０５を処理し得る。 システム制御ユニット（図示されていない）は、信号を示す活性チャネルをＤＳＰシステム２００のＳＲｎ入力端子に伝送し、どのフィルタまたは複数のフィルタが入りデータを処理するかをＤＳＰシステム２００に示す。 各フィルタの最も新しいサンプル値から最も古いサンプル値までが単一なＲＡＭユニット（１４０）に記憶されているため、１つのフィルタのみが、シェアドデータソースから受け取られた最新のサンプル値１１４をまず最初に処理し得る。 内部アービタ２５３または外部アービタ２２
３は、どのフィルタが、最新のサンプル信号１１４をまず最初に処理するのかを決定する。

【００９１】外部アービトレーションモードが選択され、有効サービスリクエストコードが外部アービタ２２
３に提示されると仮定する。 アービタ２２３からの外部有効信号出力は、同期レジスタ２３１、２３２およびマルチプレクサ２３３のポート「Ａ」を通して次の１ビット幅更新リクエスティングレジスタ２３４の入力側へ出力される。 マルチプレクサ２５８のポート「Ａ」に提示されたチャネル番号（ＣＨＮ）は、同時に、マルチプレクサ２５８を通過して、次の５ビット幅チャネル番号記憶レジスタ２６０の入力側に出力される。 レジスタ２３
４および２６０は、共にローカルチップクロック（Ｌ
Ｃ）によってクロックされる。

【００９２】マルチプレクサ２３３（ＡＣＲと標識される）の出力線２３８は、オンチップステートコントローラ２９０（図４）に接続されることにより、「活性チャネルリクエスト」（ＡＣＲ）の存在を示す。 ステートコントローラ２９０が、ＡＣＲがサービスされ得ると判断すれば、ステートコントローラ２９０は、ＬＤ−１ロード制御信号を、レジスタ２３４および２６０のロードコマンド端子２３５に戻す。 ステートコントローラ２９０
が、ＡＣＲ信号がマルチプレクサ２３３の出力２３８にまだ存在する状態において、チャネル番号記憶レジスタ２６０がクロックサイクル中の新しいチャネル番号を受け取る余裕があると判断すれば、ＬＤ−１ロード制御信号は、ｈｉｇｈ（Ｈ＝論理真＝”１”）となる（後述する可変ステートがＳＶ＝２ステートからＳＶ＝１ステートに転移する時、ＬＤ−１はｈｉｇｈとなる）。

【００９３】ＬＤ−１制御線上の論理１（”１”）は、
それがアサートされる対象であるローカルクロックサイクル（ＬＣ）の開始中に、マルチプレクサ２５８によりチャネル番号出力をチャネル番号記憶レジスタ２６０に付与する。 活性ＬＤ−１信号はまた、活性チャネルリクエストがまだ線２３８上に存在すれば、活性チャネルリクエストを更新リクエストレジスタ２３４に付与する。

【００９４】図４を参照すると、更新リクエストレジスタ２３４の出力２３６（「更新開始」と標識される）
は、ポインタ更新論理ユニット２６４に接続されている。 ポインタ更新論理ユニット２６４は、活性化されると、開始ポイント（ＳＰ）のレジスタファイル２６５に保持されたＳＰの値を更新するために減算器／加算器２
６８を用いる３サイクルシーケンス（後述）を実行する。 ３サイクル更新シーケンスは、後述するステート可変信号ＳＶがＳＶ＝０ステートに達して上記ステートから出始めた後に開始される。

【００９５】ＡＧチップ２７０がまず初期化されると、
チップ幅リセット信号ＲＳＴが更新リクエストレジスタをクリアし、ＡＧチップ２７０をいわゆる「スリープモード」にする。 チップ幅リセット信号ＲＳＴはまた、レジスタ２５１、２５２、２３１、および２３２、ＳＰのレジスタファイル２６５、そして後述する出力レジスタ２９２をクリアする。

【００９６】スリープモードにおいて、ＳＶ＝０ステートは１クロックサイクル毎に連続的に再入力される。 論理ｈｉｇｈＡＣＲ信号の検出により、ＡＧチップ２７０
がスリープモードから解除される。 スリープ指示線２３
７は、スリープモード指示信号を、ステートコントロールユニット２９０（図４）から、更新論理ユニット２６
４に伝送する。 スリープモードが活性であれば、更新論理ユニット２６４は、最初から３サイクルのＳＰ更新作業から阻害される。 ＡＧチップ２７０がスリープモードでなくアウェイクであり、且つ、３サイクルの更新作業が初期化された場合、更新論理ユニット２６４は、ＳＰ
のレジスタファイル２６５にＬＤ−４ロードコマンドを付与し、それにより、３サイクルの更新シーケンスの終了時に減算器／加算器２６８の出力信号（Ｃ）を指定された記憶位置にロードする。 シーケンスについては後により詳細に記載する。

【００９７】レジスタ２６０の５ビット幅出力２６１
は、開始ポインタ（ＳＰ）のレジスタファイル２６５のアドレス入力ポート（ＡＩ）にも接続されている。 出力２６１はまた、パイプラインレジスタ２６３の入力にも接続されている。 パイプラインレジスタ２６３の出力２
６２は、チャネル重複／長（ＯＬ）のアドレス入力ポート（ＡＩ）と、可変長フィールドコミュテータ（ＶＦ
Ｃ）２７５のＦ２（フィールド−２）入力ポートとに接続されている。 パイプラインレジスタ出力バス２６２
は、本明細書において時々、電流−チャネル番号（ＣＨ
Ｎ）バス２６２と呼ばれる。 後に明白に記載する理由のために、パイプラインレジスタ入力バス２６１は、本明細書において時々、次チャネル番号（ＣＨＮ'）バス２
６１と呼ばれる。

【００９８】ＬＤ−２制御信号がステートコントロールユニット２９０から付与されると、パイプラインレジスタ２６３は、バス２６１から新しい値をロードする（後に明白に記載するように、ＳＶ＝１ステートからＳＶ＝
０ステートへの転移時にＬＤ−２線がｈｉｇｈになる）。

【００９９】ＳＰのレジスタファイル２６５は、複数の３２レジスタを含み、３２レジスタは各々２０ビット幅を有する。 ＳＰのレジスタファイル２６５は、各々２０
ビット幅である３２のデータワードを記憶するために用いられる。 既に述べたように、ＡＧチップ２７０が初期化されると、チップ幅のリセット信号（ＲＳＴ）が、Ｓ
Ｐのレジスタファイル２６５内の３２のデータワードの各々を、ゼロ値に初期化する。 他の値は、ＳＰのレジスタファイル２６５の各位置に、対応するデータ入力（Ｄ
Ｉ）ポートを介して書込まれ得る。 更新論理ユニット２
６４から供給されたＬＤ−４制御信号が、３サイクルの更新作業の終了時に論理ｈｉｇｈ（Ｈ）にストローブされる時のみ、書込みが起こる。

【０１００】バス２６１上に存在する５ビット幅のＣＨ
Ｎ'信号は、ＳＰのレジスタファイル２６５のＡＩ（アドレス入力）ポートに接続される。 それにより、ＳＰのレジスタファイル２６５内の３２のレジスタのうちの１
つをアドレスする。 ＳＰのレジスタファイル２６５に記憶され、その後、ＣＨＮ'信号２６１によりアドレスされた２０ビット幅の開始ポインタ（ＳＰ）は、ＳＰのレジスタファイル２６５の２０ビット幅のパラレルデータ出力ポート（ＤＯ）から、開始ポインタバス２６６に出力される。 開始ポインタバス２６６は、可変長フィールドコミュテータ（ＶＦＣ）２７５のＦ１（フィールド−
１）入力ポートと、デュアルポートマルチプレクサ２６
７の第１の入力ポートとに接続されている。

【０１０１】可変長フィールドコミュテータ（ＶＦＣ）
２７５は、入力Ｆ１およびＦ２に加えて、破線で示すＦ
３（フィールド−３）入力ポートを有することが図示されている。 Ｆ３入力ポートは、すべてゼロの２進符号化信号を受信する。

【０１０２】可変長フィールドコミュテータ（ＶＦＣ）
２７５は、本明細書において生成アドレス信号（ＧＡ
Ｓ）と呼ばれる２０ビット幅の出力信号を生成する。 生成アドレス信号（ＧＡＳ）は、３つの互いに隣接するデータフィールドＤＦ１、ＤＦ２およびＤＦ３を有し、上記データフィールドは各々、可変ビット幅Ｖ１、Ｖ２およびＶ３を有する。

【０１０３】第１のデータフィールドＤＦ１は、ＶＦＣ
２７５の２０ビット幅のＦ１入力において存在する開始ポインタ（ＳＰ）の、より下位のビットを少なくとも含む。 第１の可変幅Ｖ１は、４ビットから２０ビットの範囲の任意の値に設定され得る。 Ｖ１が２０に等しい場合は、第１のデータフィールドＤＦ１は、入力フィールドＦ１の全ビットを含み、且つ、第２および第３のデータフィールドＤＦ２およびＤＦ３は、ＶＦＣ２７５によりバス２７６に出力された２０ビット幅の生成アドレス信号（ＧＡＳ）内に存在しない。

【０１０４】第２のデータフィールドＤＦ２が生成アドレス信号（ＧＡＳ）内に存在する場合、第２のデータフィールドＤＦ２は、ＶＦＣ２７５の５ビット幅の入力Ｆ
２に与えられたチャネル番号（ＣＨＮ）を表す。 第２の可変幅Ｖ２は、０ビットから５ビットの範囲の任意の値に設定され得る。 Ｖ２が５ビットに設定されている場合、ＤＦ２はＦ２の５ビット全部を含む。 Ｖ２が０ビットに設定されている場合、ＤＦ２は生成アドレス信号（ＧＡＳ）内に存在しない。

【０１０５】第３のデータフィールドＤＦ３が生成アドレス信号（ＧＡＳ）内に存在する場合、第３のデータフィールドＤＦ３は、バス２７６上を伝送される、２０ビット幅の生成アドレス信号（ＧＡＳ）のより上位の端部における、論理ゼロ（”０”）のパッディングを表す。
第３の可変幅Ｖ３は、０ビットから１６ビットの範囲の任意の値に設定され得る。 フィールドサイズ制御ユニット２０５からＶＦＣ２７５に供給されるフィールドサイズ制御信号２０７は、可変フィールド幅Ｖ１およびＶ
２、そしてデフォルトの場合はＶ３の値を決定する（Ｖ
３＝２０−［Ｖ１＋Ｖ２］）。

【０１０６】可変長フィールドコミュテータ（ＶＦＣ）
２７５の１つの実施態様においては、Ｆ３入力は実際には存在しなくてもよい。 何故なら、ＤＦ３データフィールドを満たすゼロは、ＳＰのレジスタファイル２６５により出力される２０ビットの開始ポインタのゼロにされた上端部から得られるからである。 このメカニズムについては図８に関連して後述する。 現時点では、システム２００の操作が容易に理解できるように、先ず、ＶＦＣ
２７５上にゼロフィールド（Ｆ３）入力ポートが存在し、またこのＦ３入力ポートがＶＦＣ２７５にゼロ入力信号を供給すると仮定する。

【０１０７】ＶＦＣ２７５から延長する出力バス２７６
はＢ００からＢ１９と標識される２０本のラインを有する。 ラインＢ１９は生成アドレス信号（ＧＡＳ）の最上位桁ビットを搬送し、ラインＢ００がＧＡＳの最下位桁ビットを搬送する。 ＧＡＳの各ビットもまた各々Ｂ００
からＢ１９として示される。

【０１０８】ＶＦＣ出力バス２７６のラインＢ００からＢ１９は、アドレス増分（ＶＦＡＩ）ユニット２８５の「Ｂ」入力ポートに接続する。 以後、ユニット２８５
は、後に明かとなる理由により「連続可変長フィールドアドレス増分器」と呼ぶ。

【０１０９】生成アドレス信号（ＧＡＳ）は、ＬＤ−Ｂ
として示されるロード制御信号が論理ｈｉｇｈ（Ｈ）のとき、アドレス増分ユニット２８５の内部レジスタにロードされる。 ＬＤ−Ｂ信号はステートコントローラ２９
０により供給される。 生成アドレス信号（ＧＡＳ）がＶ
ＦＡＩユニット２８５にロードされると、ＶＦＡＩユニット２８５は、ＶＦＣ２７５から受け取ったＤＦ２およびＤＦ３データフィールドを前述のＶＦＡＩユニット２
８５の内部レジスタに保存する。 またＤＦ１フィールドも最初のクロックサイクルの間に保存され、引き続くサイクルで、ローカルクロック（ＬＣ）と同期して、＋１
づつ順次増分される。 増分は、同様にステートコントローラ２９０により供給される増分可能信号（ＩＮＣＲＥ
Ｎ）がｈｉｇｈ（Ｈ）である限り続く。

【０１１０】可変長フィールドアドレス増分器（ＶＦＡ
Ｉ）２８５については２つの実施態様がある。 １つの実施態様においては、ＶＦＡＩ２８５は、ＶＦＣ２７５からＤＦ１、ＤＦ２、およびＤＦ３フィールドを受け取った後、これらのコピーを保持する。 この結果、可変長フィールドコミュテータ（ＶＦＣ）２７５はＶＦＡＩ２８
５にアドレス信号（ＧＡＳ）をロードした後、新しいＧ
ＡＳの生成を自由に始めることができる。 第２の実施態様では、ＶＦＡＩ２８５は、ＶＦＣ２７５により出力されたＤＦ２データフィールドを調べて、どのチャネルと通じているかを決定する。 ＶＦＡＩ２８５の第２の実施態様を使用するときは、ＶＦＡＩ２８５が、所定のチャネルに属するアドレス信号シーケンスの最後のアドレス信号についてのＣＢＡＯバス２８６への自らの出力を終える前に、ＶＦＣ２７５は新しいＤＦ２チャネルフィールドをバス２７６に出力すべきではない。

【０１１１】図３、図４、および図５をこの順序で参照すれば、ＡＧチップ２７０は本質的には６段階パイプライン構造を有することが分かる。 段階１はレジスタ２５
１（およびレジスタ２３１）への入力で始まる。 段階２
はレジスタ２５２（およびレジスタ２３２）で始まる。
段階３はレジスタ２６０（およびレジスタ２３４）で始まる。 段階４はＳＰのレジスタファイル２６５（およびパイプラインレジスタ２６３）への入力で始まる。 段階５はバス２７６のＶＦＡＩ２８５への接続で始まる。 段階６はＡＯマルチプレクサ２８２の出力レジスタ２９２
への接続で始まる。

【０１１２】パイプライン開始準備期間はＬＣ（ローカルクロック）６サイクルに等しい。 段階６のパイプラインが満たされると、サービスリクエスト（ＳＲ７、ＳＲ
８、...、ＳＲｎ）が遅延なく次々と連続して処理され得る。 段階１および段階２（図３）は、受け取ったサービスリクエストをローカルクロック（ＬＣ）と同期させるために、および準安定性の問題を避けるために使用される。 段階３（レジスタ２６０および２３４）では、Ｓ
Ｐの更新操作の初期化、および既存の開始ポインタ（Ｓ
Ｐ）信号の段階４への送信が行われる。 段階４（２６
３、２６５、および２７５）では、ＶＦＣ２７５により生成されるアドレス信号（ＧＡＳ）が段階５に送信される。 段階５（ＶＦＡＩ２８５）では、必要なアドレス信号シーケンスが生成される。 段階６では、生成されたシーケンスの各アドレス信号がＡＯバス２７２上に有効に保持される。

【０１１３】段階５は、ＶＦＡＩ２８５からバス２８６
上に出力される２０ビット幅信号（ＣＢＡＯ）の一部またはすべてを、修正された制限値Ｌ' _Mと比較する。
Ｌ' _MはＬ _Mマイナス１に等しい（Ｌ' _M ＝Ｌ _M −１）。 Ｃ
ＢＡＯ信号（２８６）の下桁のＶ１ビットは、ユニット２０６により修正された制限値Ｌ' _Mに対して試験されるＣＢＡＯ部分を形成する。 この部分は記号ＣＢＡＯ−
−Ｖ１'：００（Ｖ１'＝Ｖ１−１）により表される。
制限状態に達すると（ＣＢＡＯ−−Ｖ１'：００＝Ｌ'
_M ）、可変長コンパレータ２０６はＶＦＡＩ２８５に可変幅リセット信号２８７を発信する。 可変幅リセット信号２８７は、アドレス増分ユニット２８５内に保持されているカウントのＣＢＡＯ−−Ｖ１'：００部分をリセットする。 ＣＢＡＯ信号（２８６）の、Ｖ２ビット幅でありまたＤＦ２データフィールドに対応する部分が保存される。 ＣＢＡＯ信号（２８６）の、Ｖ３ビット幅でありまたすべてゼロのＤＦ３データフィールドに対応する部分は保存またはゼロにリセットされる。 フィールドサイズ制御ユニット２０５はフィールドサイズ制御信号２
０８をＶＦＡＩおよびコンパレータ２０６に供給し、フィールド幅値Ｖ１および／またはＶ１'および／またはＶ２および／またはＶ３を特定する。

【０１１４】アドレス増分ユニット（ＶＦＡＩ）２８５
から出力される２０ビット幅のサーキュラバッファアドレス出力信号（ＣＢＡＯ）２８６は、既述のようにシーケンス選択マルチプレクサ２８２（図５）に接続する。
これはまた既述のようにコンパレータ２０６（図４）の一方の入力に接続する。 コンパレータ２０６のもう一方の入力２０９は最大バッファ長さ値マイナス１、Ｌ _M −
１を表す修正制限信号Ｌ' _Mを受け取る。

【０１１５】最大長さ値Ｌ _Mはユーザにより計算され、
ＡＬＭレジスタ２１２に記憶される。 Ｌ _Mは、システムが提供する予定のチャネル数に等しいまたはこれより大の、２の累乗（例えば、１、２、４、８、１６、または３２）に最も近い値により分割されるＲＡＭユニット２
４０の記憶容量に等しく設定されるべきである（Ｌ _M ＝
ＭＥＭＳＩＺＥ／ＮＣＨＳ）。 例えば、サービスチャネル数が７のとき、ＮＣＨＳは、２の累乗に等しいまたはこれより大の最も近い値である８に設定される。 ＲＡＭ
ユニット２４０（図５）のメモリスペースは、各々がＬ
_Mデータ語長を有する８つのセクションに分割される。
最初の７つのセクションは各々７つのチャネルのサーキュラバッファを保持し、８番目のセクションは使用されない。

【０１１６】ＡＬＭレジスタ２１２はそのＬ _M信号をバス２１３に沿ってＢ側減分器２１９に出力する。 Ｂ側減分器２１９は、受け取られたＬ _M信号を１つだけ減分し、また減分された信号Ｌ' _Mをマルチプレクサ２１５
のＢ入力ポートに供給するための組合せ論理を含む。 同様の構造のＡ側減分器２１８は、バス２１１に沿ってＯ
Ｌのレジスタファイル２１０のデータ出力（ＤＯ）を受け取り、受け取った信号を１つだけ減分してＬ' _Cn信号を生成し、減分された信号をマルチプレクサ２１５のＡ
入力ポートに供給する。

【０１１７】マルチプレクサ２１５の２０ビット幅の平行出力は、ＡおよびＢ入力ポートに存在する信号の中から選択される信号を、各々バス２８８および２０９を介してダウンカウンタ２８９およびコンパレータ２０６に供給する。 マルチプレクサ２１５は命令ユニット２８０
（図５）から送られる命令信号により制御される。

【０１１８】第１の操作モード（いわゆるＦＦＴ−ＣＢ
ｕｆｆモード）においては、マルチプレクサ２１５はＢ
入力ポートに存在するＬ' _CN信号を必ず出力側に通すように制御される。

【０１１９】第２の操作モード（いわゆるＦＩＲ−ＣＢ
ｕｆｆモード）においては、マルチプレクサ２１５はＡ
入力ポートに存在するＬ' _C信号を必ず通過させるように制御される。 マルチプレクサ２１５からの出力信号Ｌ' _(Cn) ＝Ｌ' _Cn ＝Ｌ' _Cn ^-1は、バス２８８を経てダウンカウンタ２８９に移動する。 ダウンカウンタ２８９
は、連続するクロックサイクルの間に、受け取られたカウント値Ｌ' _Cnをロードし、その値からゼロ値までゼロ値も含めてカウンドダウンし、これによりＬ _Cn制御ステートの全体をカウントする。

【０１２０】同時に、減分器２１９からの出力信号（Ｌ' _M ＝Ｌ _M −１信号）はバス２０９を経てコンパレータ２０６へ移動し、次のＬ _Cn回のクロックサイクルの間続けてコンパレータ２０６に供給される。 Ｌ _Mはコンパレータ２０６に入力される前に減分される。 これは、メモリユニット２４０内のチャネル番号ＣＨｎのためのバッファ領域の範囲を画定するＬ _M個のＲＡＭの位置が、
各々アドレスＣＨｎ−−００からＣＨｎ−−［Ｌ _M −
１］ を有するためである。 コンパレータ２０６が最終アドレスＣＨｎ−−［Ｌ _M −１］を検出すると、位置Ｃ
Ｈｎ−−００への循環が行われる。

【０１２１】フィールド制御ユニット２０５は、受け取った２つの信号ＮＣＨＳおよびＭＥＭＳＺから各々フィールドサイズ制御信号２０７および２０８を生成する。
５ビット幅のチャネル数レジスタ２０１がフィールドサイズ制御ユニット２０５にＮＣＨＳ信号を供給する。 Ｎ
ＣＨＳ信号は、ＲＡＭユニット２４０内に受容可能なサーキュラバッファ領域数を表す。

【０１２２】１９ビット幅のメモリサイズレジスタ２０
４は、２１ビット幅のＭＥＭＳＺ信号の上桁部分をフィールドサイズ制御ユニット２０５に供給する。 ２１ビット幅のＭＥＭＳＺ信号はＲＡＭ−１ユニット２４０の記憶容量を表す。 ２の累乗の増分には２ ²から２ ²⁰までの許容可能なメモリサイズがある。 ２１ビットＭＥＭＳＺ
信号の最下桁の２ビットはいつでもゼロである。

【０１２３】図５に、ＲＡＭ−１内のメモリの利用ステートをブロック２４０内に示したデータ構造により示す。 ＲＡＭ−１ユニット２４０のメモリスペースは、各々長さがＬ _Mの同じサイズのバッファ領域に分割される。 バッファの境界は下桁部がゼロのメモリ位置で行われる。 所定のチャネル番号ＣＨｎのためのバッファ内の最も低いアドレスを有する位置はＣＨｎ−−００および「ａ」と呼ばれる。 所定のチャネル番号ＣＨｎのためのバッファ内の最も高いアドレスを有する位置はＣＨｎ−
−Ｌ' _Mおよび「ｚ」と呼ばれる。 従って長さ値Ｌ _MはメモリブロックＣＨｎ−−００からＣＨｎ−−［Ｌ _M −
１］内の独自にアドレス可能なメモリ位置の数に等しい。 ＲＡＭ−１ユニット２４０内に定義されるサーキュラバッファの数は１から３２の範囲の整数値であり得る。 最大ブロック長さＬ _Mは、メモリユニット２４０の記憶容量およびサービスチャネル数（２の累乗に最も近い値に切り上げ）に応じて変動する。

【０１２４】ＲＡＭ−１ユニット２４０のサーキュラバッファ内に記憶された個々のデータ語は、対応するチャネル番号（ＣＨＮ＝０、１、２、．．．１Ｆ）を取り出し、これに最大長さ値（Ｌ _M ）を掛け、またＬ _Mより小さい値（−−ｘｘ）を有する正のオフセットを加えることによりアドレスし得る。 最大長さ値Ｌ _Mは好ましくは、
２ ²から２ ²⁰の範囲の２の累乗に等しい。

【０１２５】ＶＦＣ２７５（図４）はこのような機能を行う。 これは、パイプラインレジスタ出力バス２６２から現在のチャネル番号（ＣＨＮ）を、またバス２６６から相対オフセットすなわち「開始ポインタ（ＳＰ）］を受け取ると、バス２７６に絶対バッファ開始アドレス（ＧＡＳ）を生成する。ＶＦＡＩ２８５は、ＶＦＣ２７
５から受け取る生成アドレス信号（ＧＡＳ）の下桁Ｖ１
ビットのみを変更する増分機能を行うことによってこのアドレス操作スキームを永続化させる。

【０１２６】ＲＡＭ−１ユニット２４０内の各サーキュラバッファ領域は、長さＬ _Cn （ｎは１６進法領域０ー１
Ｆにおけるチャネル番号）のアクティブ領域と長さＬ _M
−Ｌ _{C n}の自由領域にさらに分割される。

【０１２７】例えば、ＲＡＭ２４０の領域２４１についてみると、領域２４１はチャネル番号ゼロ（ＣＨ０）のためのサーキュラバッファを記憶する。 バッファ領域２
４１の最上部に示した位置（領域２４１内の最小アドレス値を有する位置）は相対位置「ａ」または絶対表示のＣＨＯ−−００として示される。 バッファ領域２４１の最下部の位置（領域２４１内の最大アドレス値を有する位置）は相対位置「ｚ」または絶対表示のＣＨ０−−
［Ｌ _M −１］として示される。

【０１２８】チャネルＣＨ０のフィルタ長さＬ _C0が４に等しい場合、最初のリクエストサービス操作（サービス番号１）は最も新しいサンプル値１１４（図１）を位置「ａ」に書込み、位置「ｂ」、「ｃ」、および「ｄ」から記憶された値を読み出す。 サービス番号１の間は、チャネルＣＨ０バッファ領域の位置「ｅ」から位置「ｚ」
までのメモリ領域２４２はフリースペースとして定義される。 しかし、サービス番号２の間は、バッファ領域２
４１の位置「ｚ」は、バッファ開始位置および書き込みが行われる第１の位置となる。 次に、位置ａ、ｂ、およびｃが読み出される。 位置ｄからｙまでは、サービス番号２の間のバッファのフリースペースとして定義される。

【０１２９】チャネルＣＨ０バッファ領域２４１の位置「ｚ」の直ぐ後には、チャネル−１バッファ領域２４３
の位置「ａ」がくる。 チャネル−１の位置「ａ」はまたＣＨ１−−００とも示される。 フィルタ長Ｌ _C1がバッファ領域２４３に割り当てられる。 フィルタ長Ｌ _C1は、Ｃ
Ｈ０バッファ領域２４１のフィルター長Ｌ _C0と同じでも異なってもよい。 各バッファ領域２４１、２４３などは最小フィルタ長４および最大長Ｌ _M （４≦Ｌ _Cn ≦Ｌ _M ）を有する。

【０１３０】ＡＧチップ２７０の初期化が行われると、
各チャネルの第１チャネルサービスが、チャネルのバッファ領域内の各々のチャネル位置ＣＨｎ−−００（位置「ａ」）に書込みを始める。 これは、初期化によりＳＰ
のレジスタファイル２６５にリセット（ＲＳＴ−１）が与えられるためである。 これにより、すべてのチャネルのための最初のバッファ開始ポインタが各々の位置ＣＨ
ｎ−−００（ｎ＝０からＮＣＨＳ−１）に自動的に設定される。

【０１３１】この後の各々のリクエストサービスに対しては、対応するチャネルＣＨｎに対するバッファ開始位置は１段階後退する。 ＦＩＲ−ＣＢｕｆｆモードでは、
通常は１つの位置だけ後退する。 ＦＦＴ−ＣＢｕｆｆモードでは、段階の後退はチャネル特異的であり、所定のチャネルに対しては１つ以上の位置を後退し得る。

【０１３２】ＦＩＲ−ＣＢｕｆｆモードがアクティブであり、いつでも１つの位置だけ後退すると仮定すると、
すべてのチャネルＣＨｎの第２のサービスでは、各々のバッファ領域の位置「ｚ」が第１の書込み位置となる。
この後、同じバッファ領域の各々の位置「ａ」、
「ｂ」、「ｃ」などから複数のＬ _Cn −１の読出しが行われる。

【０１３３】引き続くサービス操作では、バッファ開始位置は位置「ｙ」、「ｘ」、「ｗ」などに後退する。 位置「ａ」に達すると、位置「ｚ」まで戻って循環される。

【０１３４】有効なチャネル番号（ＣＨＮ）がバス２６
２に供給されている間、ＯＬのレジスタファイル２１０
は対応するフィルタ長さ（または重複値）ＯＬ _Cnを２０
ビット幅の平行バス２１１に出力する。 前述のように、
バス２１１はＡ側減分器２１８、および別のマルチプレクサ２１７（以後、Ｂ側更新マルチプレクサ２１７と呼ぶ）の入力に接続する。 Ｂ側更新マルチプレクサ２１７
の第２の入力はレジスタ２１２の出力２１３を受け取る。 レジスタ２１２は、その内容が、前述のように各バッファ領域の最大長さＬ _M 、または交互フィルタ長さ値（ＡＬ）のいずれかまたは両方を表すため、ここでは交互長さ／最大長さ（ＡＬＭ）レジスタ２１２と呼ぶ。 交互フィルタ長さ値（ＡＬ）はＦＦＴ−ＣＢｕｆｆモード時にはチャネル特異的バッファ長さ値Ｌ _C0 −Ｌ _Cnの代わりに使用される。 ＦＦＴ−ＣＢｕｆｆモードがアクティブのときは、ＯＬのレジスタファイル２１０の内容は、
チャネル特異的重複値を表す。 ＯＬのレジスタファイル２１０およびＡＬＭレジスタ２１２の内容はユーザによりプログラム可能である。

【０１３５】ダウンカウンタ２８９はローカルクロック（ＬＣ）により計時される。 ステート変数値ＳＶを減分値Ｌ' _Cn （ＦＩＲ−ＣＢｕｆｆモード時にで受け取る）
またはＬ' _M （ＦＦＴ−ＣＢｕｆｆモード時に受け取る）からゼロまでカウントダウンし、これにより、Ｌ _Cn
ステート（ＦＩＲ−ＣＢｕｆｆモード時）またはＬ _Mステート（ＦＦＴ−ＣＢｕｆｆモード時）のすべてをカウントして、等しい数のアドレス信号をＶＦＡＩ２８５から出力させる。

【０１３６】ＳＶが０カウントに近づくときアクティブチャネルリクエスト（ＡＣＲ）ラインが論理ゼロ（「０」）である場合は、ステートコントローラ２９０
はスリープモードをアサートし、ライン２３７にこのモードを与える。 ＳＶが０カウントに近づくときスリープモードがアサートされる場合は、ステートコントローラが論理真ＡＣＲ信号２３８（図３）を認識し、これに反応してスリープモードを非アクティブ化するまで、ＳＶ
はゼロのままである。

【０１３７】増分可能ラインＩＮＣＲＥＮは、ＳＶがＬ' _Cnからゼロに等しいステートの間はｈｉｇｈに保持される。 ＳＶ＝０ステートに入るとＩＮＣＲＥＮはｌｏ
ｗに移行する。 これにより、ＳＶ＝０ステートに対応する出力アドレスのとき、ＶＦＡＩ２８５で実行されるアドレス増分機能が停止する。

【０１３８】所定のチャネルのためのアドレスシーケンスの末部に達するとき、増分可能ラインＩＮＣＲＥＮは必ずしもｌｏｗに保持されてはいない。 前のチャネルＣ
ｎのためのステートゼロカウント（ＳＶ＝０）が正に終了するとき、ダウンカウンタ２８９には新しいチャネル番号Ｃｎ'に対応する新しいステート値ＳＶ＝Ｌ'（Ｃ
ｎ'）がロードされる。 このような途切れのない移行は、ステート制御ユニット２９０がＳＶ＝２ステート時にＡＣＲライン上に論理ｈｉｇｈ状態を検出するとき起こる。 ＳＶ＝１ステートの開始時には、ステート制御ユニット２９０はレジスタ２６０および２３４（図３）にＬＤ−１パルスを発信する。

【０１３９】新しいチャネル番号Ｃｎ'がレジスタ２６
０にロードする。 アクティブチャネルリクエスト（ＡＣ
Ｒ）がレジスタ２３４にロードする。 前のチャネル番号ＣｎのためのステートＳＶ＝０が終了するとき、チャネルＣｎ'のための新しい長さ値Ｌ' _Cn'がマルチプレクサ２１５の出力において有効になる。 チャネルＣｎ'のための新しい生成アドレス信号（ＧＡＳ）が可変長フィールドコミュテータ（ＶＦＣ）２７５の出力において有効になる。

【０１４０】ＳＶ＝０ステートの終了時、新しいＬ'
_Cn'カウントがダウンカウンタ２８９にロードする。 同時に、新しい生成アドレス信号（ＧＡＳ）がＶＦＡＩ２
８５にロードする。 （ユニット２９０はＶＦＡＩ２８５
にＬＤ−Ｂ信号を発信する。 ）新しいチャネル番号Ｃ
ｎ'のためのアドレスシーケンス生成プロセスは正に次のクロックサイクルから始まる。 チャネルＣｎのためのサービスの開始からチャネルＣｎ'のサービスまでを調べると、ステート制御ユニット２９０のステート移行フローは、ＳＶ＝Ｌ' _Cn 、． ． ． ３、２、１、０、Ｌ'
_Cn' 、． ． ． ３、２、１、０で表される連続シーケンスに従う。 Ｌ' _Cnのカウントダウンシーケンスから次のＬ' _Cn'カウントダウンシーケンスへの切り替えが行われるため、ＩＮＣＥＲＮラインはステートＳＶ＝０時においてのみｌｏｗとなる。 連続可変長フィールドアドレス増分ユニット（ＶＦＡＩ）２８５は、２つのチャネルサービス間のクロックサイクルをとばすことなくアドレス信号を連続して出力する。

【０１４１】減分器２１８および２１９はオプションである。 これらは重複／チャネル長さ（ＯＬ）レジスタファイル２１０のユーザプログラミングを簡略化するために、および最大長さ／交互長さ（ＡＬＭ）レジスタ２１
２のユーザプログラミングを簡略化するために加えられる。 減分器２１８および２１９がＡＧチップ２７０に含まれていないときは、ユーザは実際のフィルタ長さより小さい値をＯＬのレジスタファイル２１０に、また最大フィルタ長さより小さい値をＡＬＭレジスタ２１２にロードしなければならない。 後の記述により明かとなるように、開始ポインタ更新プロセスの循環ハンドリング部もまた修正されねばならない。

【０１４２】現在のチャネル番号Ｃｎのためのレジスタファイル２６５のバッファ開始ポインタ（ＳＰ）は、レジスタ２６０が新しいチャネル番号値ＣｎまたはＣｎ'
をロードする最初のサイクルで更新される。

【０１４３】これら３回の更新サイクルの最初のサイクルに先立つローカルクロックサイクルでは、ＳＰのレジスタファイル２６５内のデータ語がアドレスされ出力される。

【０１４４】最初の更新サイクルでは、除算器／加算器２６８は除算モードにおかれ、結果Ｃ＝Ａ−Ｂ（ＡおよびＢはユニット２６８の２つの２０ビット幅入力ポートであり、Ｃは２０ビット幅出力ポート）を生成する。 このときＦ１バス２６６上に存在するＳＰ出力信号は、Ａ
側マルチプレクサ２６７を介して除算器／加算器２６８
の「Ａ」入力ポートに移動する。 同時に、Ｆ１信号（バス２６６）およびＣＨＮ信号（バス２６２）はＶＦＣ２
７５を通して移動し、対応する生成アドレス信号（ＧＡ
Ｓ）を生成し、これはアドレス増分ユニット（ＶＦＡ
Ｉ）２８５にロードされる。 Ｆ１信号が第２の更新サイクルの開始時にＶＦＡＩ２８５にロードされる。

【０１４５】これが第１更新サイクル中に発生すると、
第１ポインタ更新値は、同時に、Ｂ側マルチプレクサ２
１７を通過して減算器／加算器２６８の「Ｂ」入力ポートに伝送される。 減算器／加算器２６８は、その「Ｃ」
出力ポートで対応の結果を生成する。 この結果は、第１
更新サイクルの終了時に、アキュムレーティングレジスタ２６９に記憶される。 （この事象は、論理ユニット２
６４からレジスタ２６９へと延長するＬＤ−３線をストローブすることによって信号伝送される。 ）説明を容易にするために、第１ポインタ更新値をプラス１（＋１）
と仮定する。 Ｂ側マルチプレクサ２１７は、第１ポインタ更新値として他の値を交互に選択し得る。 この選択については、後に記載する。

【０１４６】減算器／加算器２６８の「Ｃ」出力ポートは、ＳＰのレジスタファイル２６５のデータ入力ポート（ＤＩ）をフィードする。 「Ｃ」出力ポートはまた、２
０ビット幅アキュムレーティングレジスタ２６９の入力を駆動する。 減算器／加算器２６８の個別の実行ポート（ＣＹ）は、バス２３９を介して更新制御ユニット２６
４のプラス／マイナスクロスオーバ検出入力（＋／−）
に接続している。

【０１４７】アキュムレーティングレジスタ２６９の出力は、Ａ側マルチプレクサ２６７の第２入力に接続している。 Ａ側およびＢ側マルチプレクサ２６７および２１
７は、それぞれ、更新制御ユニット２６４の４ビット幅制御バスから供給される更新選択信号ＵＳＥＬ−ＡおよびＵＳＥＬ−Ｂによって制御される。

【０１４８】減算器／加算器２６８の出力は、第２更新サイクルにおいて、ＳＰのレジスタファイル２６５にロードしない。 その代わりに、ユニット２６８は、第２サイクルにおいて加算モードに置き換えられ、結果Ｃ＝Ａ
＋Ｂを生成する。 レジスタ２６９に蓄積された結果は、
Ａ側マルチプレクサ２６７を通して減算器／加算器２６
８の「Ａ」入力ポートに転送される。 同時に、Ｂ側マルチプレクサ２１７は、（更新制御器２６４からの信号Ｕ
ＳＥＬ−Ｂによって）第２ポインタ更新値として４つの入力線のうちの１つを選択するように指令される。 第２
ポインタ更新値は、減算器／加算器２６８の「Ｂ」入力ポートに適用される。 Ｂ側マルチプレクサ２１７の選択可能入力は、Ｌ _M 、＋１、０およびＯＬのレジスタファイル２１０によって出力されたＯＬ _Cn値である。

【０１４９】０入力が選択されると、何も起こらず、第３更新クロックサイクルの開始時にレジスタ２６９の結果がレジスタファイル２６５に書き込まれる。 従って、
減算器／加算器２６８から出力される最終結果は、第２
更新クロックサイクルの終了時にＳＰ＝ＳＰ−１＋０となる。

【０１５０】第２更新サイクルにおいて、マルチプレクサ２１７の＋１入力が選択されると、第２更新サイクルの終了時に減算器／加算器２６８から出力される結果は、ＳＰ＝ＳＰ−１＋１となる。 この結果は、第１更新サイクルの開始時にレジスタファイル２６５から最初に出力されたバッファ開始ポインタＳＰの値と等しい。

【０１５１】ＯＬ _Cn値が第２更新サイクル中に選択されると、減算器／加算器２６８から出力される最終結果は、第２更新クロックサイクルの終了時にＳＰ＝ＳＰ−
１＋ＯＬ _Cnとなる。

【０１５２】Ｌ _M値が選択されると、減算器／加算器２
６８から出力される結果は、第２更新クロックサイクルの終了時にＳＰ＝ＳＰ−１＋Ｌ _Mとなる。 この最終動作を利用して、例えば、ＣＨ１バッファエリア２４３（図５）のバッファ開始が「ａ」位置から「ｚ」位置に切り替わる際に発生するべきバッファエリアアドレス循環を実行する。 アドレスＣＨ１−−００が１だけ減分すると、新しいアドレスは、ＣＨ０バッファエリア２４１の「ｚ」位置を指し示す。 これは、サービスチャネルＣＨ
１の誤ったバッファエリアである。 更新制御器２６４のプラス／マイナスクロスオーバ検出入力が、減算器／加算器２６８の出力においてポジティブな結果からネガティブな結果への切り替え（例えば、０から−１）を検出すると、これに応答して、更新制御ユニット２６８は、
第２更新サイクルにおいてマルチプレクサ２１７のＬ _M
入力を選択する。 これにより、最終結果Ｌ _M位置は高い方（１バッファエリア前方）へシフトされ、ＣＨ１バッファエリア２４３の「ｚ」位置を正確に指し示すポインタ値を生成する。

【０１５３】第３更新クロックサイクルの開始時に、Ｌ
Ｄ−４線は、更新制御ユニット２６４によってストローブされ、減算器／加算器２６８によって出力された値は、第３更新サイクル中に、レジスタファイル２６５の位置ＣＨＮに記憶されたＳＰ値をオーバーライトする。

【０１５４】要約すると、ポインタ更新動作は、図１１
のステートフローチャートの下側に示される３つのクロックサイクルを消費する。 第１サイクルは、レジスタ２
６５から現在の開始ポインタＳＰを読み出し、その開始ポインタＳＰを減算器／加算器２６８に第１通過させるのに使用される。 第１通過では、減算器／加算器２６８
は、減算モードにある。 第２サイクルは、開始ポインタＳＰを減算器／加算器２６８に第２通過させるのに使用される。 第２通過では、減算器／加算器２６８は、加算モードにある。 第３更新サイクルは、新しいＳＰ値をレジスタファイル２６５にロードさせるのに使用される。
ポインタ開始レジスタファイル２６５の更新は、ダウンカウンタ２８９におけるステート可変ダウンカウンティングと同時に発生する。 更新サイクル１は、図１１でＳ
Ｖ＝Ｌ' _Cnとして定義されるステートと同時に発生する。 更新サイクル２は、ＳＶ＝Ｌ' _Cn −１として定義されるステートと同時に発生する。 更新サイクル３は、Ｓ
Ｖ＝Ｌ' _Cn −２として定義されるステートと同時に発生する（Ｌ' _Cn ＝３では、ステートＳＶ＝Ｌ' _Cn −１は、
ステートＳＶ＝２と同一であり、ステートＳＶ＝Ｌ' _Cn
−２は、ステートＳＶ＝１と同一である）。

【０１５５】各チャネルの最小フィルタ長は、４と特定される。 なぜなら、ＳＰ更新動作を完了するのに３サイクル必要であり、２の次の最高累乗は、４であるからである。 これは、過度の制限とは見なされない。 なぜなら、大抵のＦＩＲフィルタは、４よりはるかに大きなフィルタ長を有しているためである。

【０１５６】サービスリクエストがＡＧチップ２７０によって処理され得る最大速度は、更新オーバーヘッド（１リクエストにつき４サイクル）、またはもしそれよりも大きい場合には、様々なチャネルのフィルタ長によって決定される。 Ｌ _Cnのフィルタ長を有するチャネルＣ
ＨｎをサービスするのにＬ _Cnクロックサイクル必要である。

【０１５７】第１更新サイクルでＢ側マルチプレクサ２
１７がＯＬバス２１１を減算器／加算器２６８の「Ｂ」
入力ポートに連結するとき、ＡＧチップ２７０は、重複モードにあると言われる。 （ＦＦＴ−ＣＢｕｆｆモードは、重複モードを含む。）ＯＬのレジスタファイル２１
０の出力は、現在のチャネルＣｎの重複値ＯＬ _Cnと呼ばれる。 マルチプレクサ２１５は、重複モードが活性なときに、減分器２１９の出力を実際のフィルタ長Ｌ _Cnのソースとして選択するように動作するのが好ましい。 同一の値はまた、最大バッファ長Ｌ _Mとして作用する。 このような場合、すべてのチャネルについて、フィルタ長Ｌ
_Cnは一定に保たれ、最大バッファ長Ｌ _Mと同一である。
しかし、重複値ＯＬは、チャネルからチャネルへと変化し得る。

【０１５８】可変長フィールドコミュテータ（ＶＦＣ）
２７５の出力は、以下のいずれかの時点でアドレス増分ユニット２８５にロードする。 すなわち、前のチャネルのＳＶ＝０カウントがちょうど完了するときか、または未処理の活性チャネルリクエスト（ＡＣＲ）が存在しない場合には、レジスタ２６０に新しいチャネル番号がロードされ、ＶＦＣ２７５がそれに対応する生成アドレス信号（ＧＡＳ）を生成した後である。

【０１５９】循環処理機構は、ＳＰ更新機能に対して設けられているように、ＶＦＡＩ２８５に設けられている。 位置「ｗ」が所定のチャネルサービシング動作のバッファ開始であり、フィルタ長が４より大きいと仮定する。 アドレス信号は、チャネルバッファエリア（例えば、２４３）の相対位置ｘ、ｙおよびｚを通してＶＦＡ
Ｉ２８５シーケンスから出力されるため、バッファエリアの最終位置ＣＨｎ−−Ｌ' _Mに到達する。 この時点で、アドレス増分ユニット２８５は、同一バッファエリア（例えば、２４３）の頂部の「ａ」位置に戻って循環しなければならない。 コンパレータ２０６は、アドレス値ＣＨｎ−−Ｌ' _Mとの一致を検出し、その時点で可変幅リセット信号２８７をアドレス増分ユニット２８５に伝送する。 ＣＨｎ−−Ｌ' _Mアドレス信号の出力からＣ
Ｈｎ−−００アドレス信号の出力への移行は、連続している。 後者は、クロックサイクルにおいて、前者に次いで即座に発生する。

【０１６０】図６は、連続可変長フィールドアドレス増分ユニット２８５の実施態様をさらに詳細に示す。 ２０
個のフリップフロップ３００、３０１（図示されていない）、． ． ． ３１８および３１９のセットは現在のサーキュラバッファアドレス出力（ＣＢＡＯ）のビットＡ０
０、Ａ０１（図示されていない）、． ． ． 、Ａ１８およびＡ１９のそれぞれを記憶する。 これらの装置３００から３１９のそれぞれは、ローカルクロック（ＬＣ）によってクロックされる同期Ｄ型フリップフロップである。
フリップフロップ３００から３１９のＱ出力は、２０ビット幅増分器（ＩＮＣＲ）３２０の入力に連結している。 増分器３２０は、組合せ論理ブロックである。 この組合せ論理ブロックは、入力値Ａプラス１を示す２０ビット幅出力信号Ａ'（Ａ'＝Ａ＋１）を生成する。 増分器出力Ａ'の個々のビットは、それぞれＡ'００からＡ'１９と標識される。

【０１６１】２０個の４入力幅マルチプレクサ３３０から３４９（すべては図示されていない）には、直列のフリップフロップ３００から３１９における対応のフリップフロップのＤ入力に連結されたマルチプレクサ３３０
から３４９のそれぞれの出力が設けられている。 マルチプレクサ３３０から３４９のそれぞれはまた、フロー制御マルチプレクサと呼ばれる。

【０１６２】マルチプレクサ３３０から３４９のそれぞれの４つの入力は、Ａ、Ａ'、ＢおよびＣと標識される。 フロー制御マルチプレクサ３４９の入力における接続は、他のマルチプレクサ３３０から３４８における接続を例示している。 マルチプレクサ３４９のＡ入力は、
フリップフロップ３１９のＱ出力に接続している。 マルチプレクサ３４９のＡ'入力は、増分器３２０のＡ'１
９出力に接続している。 マルチプレクサ３４９のＢ入力は、ＶＦＣバス２７６からビットＢ１９を受け取る。 マルチプレクサ３４９のＣ入力は、関連のチャネル保存マルチプレクサ３７９から０またはチャネル識別ビット（ＣＨＩＤ ₁₉ ）を受け取る。 全部で２０個のチャネル保存増分器３６０から３７９が存在し、フロー制御マルチプレクサ３３０から３４９のそれぞれに対して１つのチャネル保存マルチプレクサが設けられている。

【０１６３】４ビット幅制御バス３８０は、フロー制御マルチプレクサ３３０から３４９のそれぞれの動作を制御する。 制御バス３８０は、４つの相互エクスクルーシブモードを有し、それぞれＳＥＬＡ'、ＳＥＬＣ、ＳＥ
ＬＡおよびＳＥＬＢと標識される。

【０１６４】制御バス３８０モードは、低から高の順：
ＳＥＬＡ'、ＳＥＬＣ、ＳＥＬＡおよびＳＥＬＢに従って優先される。 低優先モードは、より高い優先モードの作動によってオーバーライドされる。

【０１６５】ＳＥＬＡ'モードは、他のモードＳＥＬ
Ｃ、ＳＥＬＡまたはＳＥＬＢの１つが作動しなければ、
活性状態にある。 活性状態にあると、ＳＥＬＡ'モードは、アドレス増分ユニット２８５を自動増分モードに押し出す。 増分器出力Ａ'１９は、データフローマルチプレクサ３４９を通過し、各クロックサイクルの開始時にフリップフロップ３１９へロードする。 フリップフロップ３１９の出力Ａ１９は、それによってすべてのクロックサイクルを増分させる。 ＡＮＤゲート３８１は、ＳＥ
ＬＡ'信号を生成する。 ゲート３８１は、ＳＥＬＣ線、
ＳＥＬＡ線およびＳＥＬＢ線にそれぞれ連結された３つの反転入力を有する。 ＳＥＬＣ、ＳＥＬＡおよびＳＥＬ
Ｂのすべてが活性（論理「１」）であると、ＳＥＬＡ'
は、不活性（論理「０」）となる。 さもなければ、ＳＥ
ＬＡ'は、活性状態（論理「１」）にある。

【０１６６】ＳＥＬＣモードは、制限等価条件（ＥＱＬ
Ｍ＝１）に遭遇するサイクル後のクロックサイクルにおいて、ゼロまたは対応するチャネル識別ビットをフリップフロップ３００から３１９にロードする。 フリップフロップ３１９のＱ出力からマルチプレクサ３７９の入力までの破線接続によって示される１つの実施態様では、
対応チャネル識別イネーブル制御ビット（ＣＨＩＤ
Ｅ ₁₉ ）が活性ならば、チャネル保存マルチプレクサ３７
９は、Ａ１９出力をマルチプレクサ３４９のＣ入力に戻す。 さもなければ、チャネル保存マルチプレクサ３７９
は、論理「０」をマルチプレクサ３４９のＣ入力に伝送する。 戻されたＡ１９ビットは、以前にＶＦＣ２７５からマルチプレクサ３４９のＢ入力を通してＶＦＡＩ２８
５に通過したチャネル識別ビットＣＨＩＤ ₁₉と同一である。 従って、マルチプレクサ３７９の非ゼロ入力は、挿入的に「（ＣＨＩＤ ₁₉ ）」と標識される。

【０１６７】ＶＦＡＩ２８５の第２実施態様では、破線で示される挿入（ＣＨＩＤ ₁₉ ）接続は除去され、ＣＨＩ
Ｄ ₁₉ビットは、生成アドレス信号（ＧＡＳ）バス２７６
から直接マルチプレクサ３７９に取り込まれる。 この第２実施態様では、ＶＦＣ出力のチャネル識別部ＤＦ２
は、ＶＦＡＩ２８５が同一チャネルをサービスしている限り一定でなければならない。 図４を参照すると、このことは、ＶＦＡＩ２８５が所定のチャネルのニーズをサービスしている間、パイプラインレジスタ２６３のＣＨ
Ｎ出力２６２を一定に保つことによって成し遂げられ得る。

【０１６８】制限等価は以下のようにして検出される。
２０個のエクスクルーシブＮＯＲゲート（ＸＮＯＲゲート）が、フリップフロップ３００から３１９のそれぞれの出力に対して１つずつ設けられている。 例えば、フリップフロップ３１９のＡ１９出力ビットは、エクスクルーシブＮＯＲゲート３８８の１つに接続している。 エクスクルーシブＮＯＲゲート３８８の他の入力は、減分器２１８から対応の改変制限ビットＬ' _M19を受け取る（図４）。 従って、ＸＮＯＲゲート３８８は、アドレスビットＡ１９と制限ビットＬ' _M19とを比較する。 同様の接続が、他のＸＮＯＲゲートでなされ、各アドレスビットＡｎと制限ビットＬ' _Mnとを比較する。 チャネル識別ビットＣＨＩＤ _nが（ＶＦＣ２７５または保持マルチプレクサ３６０から３７９によって）挿入／保持されるビット位置においては比較は行われない。 ２０個の比較オーバーライドＯＲゲートは、各ＸＮＯＲゲートに対して１つずつ設けられている。 ＸＮＯＲゲート３８８の出力は、ＯＲゲート３８９の１つの入力に連結しているのが例によって理解される。 ＯＲゲート３８９は、等価指示信号ＥＱ ₁₉をワイド入力ＡＮＤゲート３９０に出力する。 ＥＱ ₁₉は、２つの代替条件下でｈｉｇｈ（「１」）
になる。 第１条件は、ＣＨＩＤＥ ₁₉ ＝０およびＡ ₁₉ ＝Ｌ
_M19である。 第２条件は、ＣＨＩＤＥ ₁₉ ＝１である。 Ｅ
Ｑ ₁₉信号は、Ａ _{1 9}とＬ _M19との関係にかかわりなく、第２条件においてｈｉｇｈになる。

【０１６９】アドレス増分ユニット２８５の他の出力Ａ
００からＡ１８のそれぞれに対して、ＸＮＯＲゲートおよびＯＲゲート（３８８および３８９）の同様の組合せが設けられている。 ワイド入力ＡＮＤゲート３９０は、
それらに対応する等価指示信号ＥＱ００からＥＱ１８を受け取る。 ＥＱ００からＥＱ１９のすべてが、論理「１」であるならば、ワイド入力ＡＮＤゲート３９０
は、論理ｈｉｇｈのＥＱＬＭ信号を、ＡＮＤゲート３８
２の非反転入力に出力する。 ＡＮＤゲート３８２の出力は、ＳＥＬＣ線を駆動する。 ＡＮＤゲート３８２は、Ｓ
ＥＬＡおよびＳＥＬＢ線にそれぞれ連結した２つの反転入力を有する。 ＥＱＬＭ線がｈｉｇｈになり、ＳＥＬＡ
およびＳＥＬＢモードのいずれもが活性でない場合、Ｓ
ＥＬＣは活性となる。

【０１７０】ＳＥＬＡ線は、ＡＮＤゲート３８３の出力によって駆動される。 ＡＮＤゲート３８３は、増分イネーブル線（ＩＮＣＲＥＮ）に連結した非反転入力およびＳＥＬＢ線に連結した反転入力を有する。 ＩＮＣＲＥＮ
がｈｉｇｈになり、ＳＥＬＢモードが活性でなくなると、ＳＥＬＡは活性となる。 ＳＥＬＡモードが活性になると、フリップフロップ３００から３１９のそれぞれのＱ出力は、その対応するデータフローマルチプレクサ３
３０から３４９を通してそのＤ入力にフィードバックする。 このモードでは、ＶＦＡＩ２８５の出力データは、
次のクロックサイクルの１つ次のサイクルにおいて同一のままである。

【０１７１】ＳＥＬＢ線は、ステートコントローラ２９
０のＬＤ−Ｂ出力によって駆動される。 ＳＥＬＢモードが活性となると、バス２７６の対応の生成アドレス（Ｇ
ＡＳ）ビット（Ｂ１９、Ｂ１８、．．．、Ｂ００）は、
データフローマルチプレクサ３３０から３４９を通過して、対応のフリップフロップ３００から３１９のＤ入力へと伝送され、次のクロックサイクルの開始時にフリップフロップにロードする。

【０１７２】生成アドレス（ＧＡＳ）ビットＢ１９、Ｂ
１８、． ． ． 、Ｂ００は、ＶＦＣ２７５において生成される。 可変長フィールドコミュテータ２７５は、セル−
００からセル−１９の２０個のセルから構成される。 各セル（セル−ｘｘ）は、バス２７６の対応ビット（Ｂｘ
ｘ）を生成する。

【０１７３】図７および８を組み合わせると一般的コミュテータセル４００の内部構造が示される。 コミュテータセル−００からセル−１９の各々は一般セル４００と同じ構造を有している。 セル４００はまたセル−ｘｘで表される。

【０１７４】デコーダ３９９はＶＦＣ２７５における全てのコミュテータセルに共通のものである。 それは各々がＮＣＨＢ＝５、ＮＣＨＢ＝４、ＮＣＨＢ＝３、ＮＣＨ
Ｂ＝２、およびＮＣＨＢ＝１と標識された５つの出力ラインを有している。 デコーダ出力ラインＮＣＨＢ＝１からＮＣＨＢ＝５の各々は２０個のコミュテータセル、すなわちセル−００からセル−１９のそれぞれに接続されている。 説明を簡略にするために、デコーダ出力ラインＮＣＨＢ＝１からＮＣＨＢ＝５のセグメントは図７において複数の位置で示されている。 ＮＣＨＢ＝５と標識されたセグメントは全て１つのＮＣＨＢ＝５ラインの一部であると理解される。

【０１７５】デコーダ３９９は、ＤＳＰプロセスに使用されるバッファフィールドの数を示すために二進数で表された５ビット幅シグナルのＮＣＨＳを受信する。 デコーダ３９９の出力は所定のチャネルを表すのに必要とされる最小ビット数を示す。 与えられたチャネル数が１７
から３２の間であれば、ＮＣＨＢ＝５デコーダ出力ラインはｈｉｇｈとなり、必要とされるチャネルビット数は５であることを示す。 与えられたチャネル数が９から１
６の間であれば、ＮＣＨＢ＝４出力ラインがｈｉｇｈとなる。 与えられたチャネル数が５から８の間であれば、
ＮＣＨＢ＝３出力ラインがｈｉｇｈとなる。 与えられたチャネル数が３または４であれば、ＮＣＨＢ＝２がｈｉ
ｇｈとなる。 与えられたチャネル数が２であれば、ＮＣ
ＨＢ＝１がｈｉｇｈとなる。 与えられたチャネルが１つだけの場合は、その１つのチャネルを確認するためには全くチャネルビットは必要でなく、またチャネルビット数がゼロであることを示すためにデコーダ出力ラインＮ
ＣＨＢ＝５からＮＣＨＢ＝１の全てがｌｏｗのままとなる。

【０１７６】５つのビットがチャネル数を表すために用いられる時（ＮＣＨＢ＝５は真）、５つのビットは各々位置：最上位桁から最下位桁の順でａ、ｂ、ｃ、ｄ、およびｅが割り当てられる。 各コミュテータセル４００
は、それが出力するチャネル同定ビット（ＣＨＩＤ−ｘ
ｘ）の位置に対応するセル位置を割り当てられる。 ＣＨ
Ｎバス２６２は５つのチャネル同定ビットをそれぞれ保持する：最上位桁から最小位桁の順でＣＨＩＤ−４、Ｃ
ＨＩＤ−３、ＣＨＩＤ−２、ＣＨＩＤ−１、およびＣＨ
ＩＤ−０。

【０１７７】ＮＣＨＢ＝５が真であれば、セル位置「ａ」を割り当てられたコミュテータセルは最上位桁のチャネル同定ビット、ＣＨＩＤ−４を出力する。 位置「ｂ」を割り当てられたコミュテータセルは桁が次に大きいビット、ＣＨＩＤ−３を出力する。 位置「ｃ」を割り当てられたセルはＣＨＩＤ−２を出力する。 セル位置「ｄ」を割り当てられたセルはＣＨＩＤ−１を出力する。 セル位置「ｅ」を割り当てられたセルはＣＨＩＤ−
０を出力する。

【０１７８】チャネルビット数が４であれば（ＮＣＨＢ
＝４が真）、ＣＨＩＤ−３からＣＨＩＤ−０の４つの桁の小さいビットのみがビット位置ａ、ｂ、ｃ、およびｄ
それぞれを占める。 同様にチャネルビット数が３であれば、ＣＨＩＤ−２からＣＨＩＤ−０がビット位置ａ、
ｂ、およびｃそれぞれを占める。 チャネルビット数が２
であれば、ビット位置ａおよびｂがそれぞれＣＨＩＤ−
１およびＣＨＩＤ−０に占められる。 チャネルビットが１つだけの場合は、ＣＨＩＤ−０が１つのビット位置ａ
を占める。

【０１７９】図８に示すように、ＡＮＤゲート４１０から４１４のそれぞれがチャネル同定ビットＣＨＩＤ−０
からＣＨＩＤ−４の１つをＮＯＲゲート４１５およびＮ
ＡＮＤゲート４１６を介してマルチプレクサ４２０のＣ
ＨＩＤ−ｘｘ入力へと導く。 最適な実施態様においては、マルチプレクサ４２０は２つの入力、ＣＨＩＤ−ｘ
ｘおよびＳ−ＰＴＲ−ｘｘ、並びにBｘｘと称される１
つの出力のみを有する。 他の実施態様では、マルチプレクサ４２０はダッシュされたゼロ接続で示された第３の入力を有する。 コントロールバス４２５はマルチプレクサ４２０の入力の１つをその出力Bｘｘとして選択する。 マルチプレクサ４２０の２つの入力態様においては、ＯＲゲート４２４から伸びるＣＨＩＤＥ−ｘｘはコントロールバス４２５を規定する。 ＣＨＩＤＥ−ｘｘライン４２５がｈｉｇｈであれば（論理"１"）、マルチプレクサ４２０はＣＨＩＤ−ｘｘ入力信号をその出力に流す。 ＣＨＩＤＥ−ｘｘコントロールライン４２５がｌｏ
ｗであれば（論理"０"）、マルチプレクサはそのＳ−Ｐ
ＴＲ−ｘｘ入力信号をその出力に流す。 Ｓ−ＰＴＲ−ｘ
ｘ信号はＳＰバス２６６上の対応する２０のビットの１
つとして選択される（図４）。

【０１８０】マルチプレクサ４２０の３つの入力態様において、追加コントロールラインＺＥおよびＰＴＲＥがコントロールバス４２５中に提供され、各々がＺＥＲＯ
およびＳ−ＰＴＲ−ｘｘ入力をマルチプレクサ４２０の出力として選択する。 ＶＦＣ２７５（図４参照）が、変数ビット幅Ｖ１、Ｖ２、およびＶ３にそれぞれ対応する３つのデータフィールド、ＤＦ１、ＤＦ２およびＤＦ３
を生成し、ＤＦ３データフィールドはゼロを適切数含んでいるということが想起される。 しかし、ＺＥＲＯ入力がマルチプレクサ４２０では必要とされない。 なぜなら、バッファ開始位置の特定のために用いられないＦ１
入力フィールドの上部ビットが、ＲＳＴ信号の作用により自動的にゼロをロードされ、またアップデートコントロールユニット２６４のプラス/マイナスの交差を探知する部分の作用により、ゼロで維持され続けるからである。 ＣＨＩＤＥ−ｘｘイネーブルラインがｌｏｗであるなら、Ｓ−ＰＴＲ−ｘｘラインによって、適切なゼロビットまたはバッファ開始ポインタービットがマルチプレクサ４２０の出力にもたらされる。 従って、マルチプレクサ４２０の２つの入力バージョンは、ＤＦ１、ＤＦ
２、およびＤＦ３データフィールドのいずれにおいてもビットを生成するに十分である。

【０１８１】操縦（ステアリング）ＡＮＤゲート４１０
から４１４のいずれかが作動して、マルチプレクサ４２
０に連動するＣＨＩＤ−ｘビットのうちの１つを操縦するなら、ＣＨＩＤＥ−ｘｘコントロールラインは、ＯＲ
ゲート４２４の出力時にｈｉｇｈとなる("１")。 ＯＲゲート４２４の第１入力は、ＡＮＤゲート４１０を操縦する作動ラインと連絡している。 ＯＲゲート４２４の第２
入力は、ＮＡＮＤゲート４２３の出力に連結される。 Ｎ
ＡＮＤゲート４２３は、ＡＮＤゲート４１１から４１４
を作動するコントロール信号の反転バージョンとそれぞれ連結されている４つの入力を有している。 反転した走査可能ライン、ＳＣＡＮＥ、は走査テストモードの間、
全ての作動を止めるＡＮＤゲート４１０から４１４の反転入力に接続している。

【０１８２】図７に見られるように、第１ＮＡＮＤゲート４５１は、「ａ」セル位置ラインと連結した第１入力、およびＮＣＨＢ＝５デコ−ダ出力ラインと連結した第２入力を備えている。 ＮＡＮＤゲート４５１の出力は、インバーター４７４を介して作動ＡＮＤゲート４１
４の操縦入力に接続している。 ＮＣＨＢ＝５が真であり、セル位置が「ａ」であるなら、インバーター４７４
の出力はｈｉｇｈとなり、ＣＨＩＤ−４ビットは、ＡＮ
Ｄゲート４１４を介してマルチプレクサ４２０のＣＨＩ
Ｄ−ｘｘ入力へと操縦する。

【０１８３】ＮＣＨＢ＝５が真であり、セル位置が「ｂ」であるなら、ＮＣＨＢおよびセル位置ラインとそれぞれ連結した入力を有する別のＡＮＤラインを作動する。 ＡＮＤゲート４５２の出力は、ＮＯＲゲート４６３
およびインバーター４７３を介して、ＡＮＤゲート４１
３の作動入力に伝わる。 ＡＮＤゲート４５２の出力がｈ
ｉｇｈとなると、ＣＨＩＤ−３ビットは、ＡＮＤゲート４１３を介してマルチプレクサ４２０のＣＨＩＤ−ｘｘ
入力へと操縦する。

【０１８４】同様にして、別のＡＮＤゲート４５３は、
ＡＮＤゲート４５３の入力が真であるなら、ＣＨＩＤ−
２をマルチプレクサ４２０のＣＨＩＤ−ｘｘ入力へと操縦するためのＮＣＨＢ＝５ラインおよびセル位置「ｃ」
ラインと連結した入力を備えている。 同様にして、別のＡＮＤゲート４５４は、ＮＣＨＢ＝５ラインおよびセル位置「ｄ」ラインと連結した入力を備えている。 別のＡ
ＮＤゲート４５５は、ＮＣＨＢ＝５ラインおよびセル位置「ｅ」ラインと連結した入力を備えている。 ＡＮＤゲート４４１から４４４は、ＮＣＨＢ＝４が真であり（論理"ｈｉｇｈ"で）、セル位置ａ、ｂ、ｃ、およびｄのうちの１つが真である条件において操縦コントロールを提供する。 ＡＮＤゲート４３１から４３３は、ＮＣＨＢ＝
３が真であり、セル位置ａ、ｂおよびｃのうちの１つが真である条件において操縦コントロールを提供する。 Ａ
ＮＤゲート４２１および４２２は、ＮＣＨＢ＝２が真でありセル位置「ａ」および「ｂ」のうちの１つが真である場合に操縦コントロールを提供する。 ＡＮＤゲート４
１９は、ＮＣＨＢ＝１が真でありセル位置「ａ」が真である場合に操縦コントロールを提供する。

【０１８５】ＮＯＲゲート４６３は、ＡＮＤゲート４４
１および４５２の出力を受信する。 ＮＯＲゲート４６３
の出力は、インバーター４７３を介してＡＮＤゲート４
１３の作動入力に伝わる。 ＮＯＲゲート４６２は、ＡＮ
Ｄゲート４３１、４４２および４５３の出力を受信する。 ＮＯＲゲート４６２の出力は、インバーター４７２
を介してＡＮＤゲート４１２の作動入力に伝わる。 ＮＯ
Ｒゲート４６１は、ＡＮＤゲート４２１、４３２、４４
３および４５４の出力を受信する。 ＮＯＲゲート４６１
の出力は、インバーター４７１を介してＡＮＤゲート４
１１の作動入力に伝わる。 ＮＯＲゲート４６０は、ＡＮ
Ｄゲート４１９、４２２、４３３および４４４の出力を受信する。 ＮＯＲゲート４６０の出力は、ＡＮＤゲート４５９およびインバータ−４７０を介してＡＮＤゲート４１０の作動入力に伝わる。 ＡＮＤゲート４５９は、Ａ
ＮＤゲート４５５の出力と連結した反転入力を有している。 図９は、複合コミュテータセルが、どのように組み込まれて一体となり、可変フィールドコミュテータ２７
５の態様を形成するかを示している。 コミュテータセル００から１９までの各々は、それぞれ「ａ」から「ｅ」
として標識された５つのセル位置入力を備えていることが示されている。

【０１８６】記憶サイズ指示ラインＭＥＭＳＺ＝２
²⁰は、セル−１９の「ａ」セル位置入力、セル−１８の「ｂ」セル位置入力およびセル−１７の「ｃ」セル位置指示入力に接続し、さらに図示されていないが、セル−
１６の「ｄ」セル位置入力およびセル−１５の「ｅ」セル位置入力に接続している。 セル−１９の「ｂ」から「ｅ」までのセル位置入力は、接地されている（論理"
０"にセット）。セル−１８の「ｃ」から「ｅ」までの入力も、同様に接地されている。 セル−１７の「ｄ」および「ｅ」の入力も同様に接地され、図示されていないが、セル−１６の「ｅ」入力もまた接地されていると考えられる。

【０１８７】ＭＥＭＳＺ＝２ ¹⁹ラインは、セル−１８のセル位置「ａ」入力、セル−１７のセル位置「ｂ」入力、セル−１６のセル位置「ｃ」入力（図示されず）、
セル−１５のセル位置「ｄ」入力（図示されず）およびセル−１４のセル位置「ｅ」入力（図示されず）に接続する。 同様に、ＭＥＭＳＺ＝２ ¹⁸指示ラインは、セル−
１７のセル位置「ａ」入力、セル−１６のセル位置「ｂ」入力およびセル−１５のセル位置「ｃ」入力などに接続する。

【０１８８】スタックの底部では、セル−００は「ａ」
セル位置入力と連結されたＭＥＭＳＺ＝２ ¹指示ラインを有している。 セル−００の「ｂ」セル位置は、ＭＥＭ
ＳＺ＝２ ²ラインに接続する。 セル−００の「ｃ」入力は、ＭＥＭＳＺ＝２ ³ラインに接続する。 セル−００の「ｄ」入力は、ＭＥＭＳＺ＝２ ⁴ラインに接続する。 セル−００の「ｅ」入力は、ＭＥＭＳＺ＝２ ⁵ラインに接続する。

【０１８９】ラインＭＥＭＳＺ＝２ ²からＭＥＭＳＺ＝
２ ²⁰までは、ＭＥＭＳＺレジスター２０４の１９出力ビットによって駆動される（図４）。 ＭＥＭＳＺ＝２ ¹ラインは接地しているが、ＭＥＭＳＺ＝２ ⁰ラインは、実際には回路の中に存在しない（仮想にすぎない）。

【０１９０】レジスター２０４からＭＥＭＳＺ指示ラインの１つのみが、一度にｈｉｇｈとなる。 ＭＥＭＳＺ＝
２ ²⁰ラインがｈｉｇｈで、チャネルビット数がゼロより高くなると、セル−１９は、出力ラインＢ１９の上にチャネルデータフィールド（ＤＦ２）の「ａ」位置ビットを出力する。 それと連動してＣＨＩＤＥ１９可能ラインもまた高出力になり、チャネル同定ビットがラインＢ１
９の上にあることを示唆する。 セル−１９は、スタックの中の最上限セルであるために、「ｂ」チャネルビット、「ｃ」チャネルビット、「ｄ」チャネルビットまたは「ｅ」チャネルビットの出力として作動し得ない。 Ｍ
ＥＭＳＺ＝２ ²⁰指示ラインがｌｏｗとなれば、セル−１
９のＢ１９、およびＣＨＩＤＥ１９出力ラインは両者ともｌｏｗとなる。

【０１９１】ＭＥＭＳＺ＝２ ²⁰がｈｉｇｈで、チャネルビット数が１より多ければ、セル−１８はチャネルデータフィールド（ＤＦ２）から「ｂ」ビットを出力する。
チャネルビット数が３以上であれば、セル−１７は、チャネルデータフィールド、ＤＦ２の「ｃ」ビットを出力する。 チャネルビット数が４以上であれば、セル−１６
はＤＦ２フィールドの「ｄ」ビットを出力する。 チャネルビット数が５であれば、セル−１５はＤＦ２フィールドの「ｅ」ビットを出力する。

【０１９２】同様に、ＭＥＭＳＺ＝２ ¹⁹がｈｉｇｈとなれば、例えば、セル−１８はＤＦ２フィールドのビット位置「ａ」出力として機能し、セル−１７はＤＦ２フィールドの「ｂ」ビット位置出力として機能する。 ＭＥＭ
ＳＺラインがコミュテータセル００から１９のそれぞれのセル位置入力に配線され、各々のセルが、いつチャネル同定ビット（ＣＨＩＤ−ｘｘ）を生成されたアドレス信号（ＧＡＳ）に挿入せねばならないかを指示し、その場合は、どのチャネル同定ビット（ＣＨＩＤ−０からＣ
ＨＩＤ−４）を挿入するかを指示する。 ＶＦＣ２７５のＣＨＩＤＥコントロール出力は、ゼロを挿入するか、または限界状態（ＥＱＬＭ＝１）の探知に関するチャネル同定ビットを使用するかを、以下のＶＦＡＩの保護マルチプレクサ３６０から３７９（図６）に指示する。

【０１９３】ＤＳＰシステムの記憶サイズ、および提供されたチャネル数に関連する位置におけるチャネル同定ビットの自動挿入、および保護について上記されたメカニズムにより、容易に使用できる。 図１０は、ＡＧチップ２７０が使用され得るさまざまな実施態様の例を示している。 ＲＡＭユニット２４０のサイズは、１メガワード（２ ²⁰データワード）から４データワードまで変化し得る。 チャネルの数は、１から３２まで変化し得る。

【０１９４】ＡＧチップ２７０のユーザーは、同じプリント回路基板を使用しつつ、記憶容量の異なるメモリデバイス２４０の設置を望むなら、プリント回路基板を配線し直したり、または新しい回路基板を用いる必要なしに、チップ２７０のフィールド転換機能によって、異なるメモリデバイスを簡単に挿入することが可能となる。
コレクトＭＥＭＳＺおよびＮＣＨＳの仕様がひとたびレジスター２０４および２０１ロードされると（図４）、
アドレスビットは、自動的に適切なメモリデバイスアドレスラインへと経路を定める。

【０１９５】図１０においては、サーキュラバッファアドレス出力ビットは、最上位から最下位の順で、それぞれＣＢＡＯ−１９からＣＢＡＯ−００として表される。
記憶サイズが１メガワードに等しく、１チャネルのみが使用されるなら、図１０の最上部に示されるように、ポインタデータフィールド、即ちＤＦ１は、ＣＢＡＯフィールドの２０ビット全てを占める。

【０１９６】記憶サイズが１メガワードで４チャネルが使用されるなら、２つの最上位ビットＣＢＡＯ−１９およびＣＢＡＯ−１８は、チャネル同定データフィールド、即ちＤＦ２の「ａ」および「ｂ」ビットをそれぞれ定義する。 相対バッファ位置ポインティングフィールド、即ちＤＦ１はＣＢＡＯフィールドの残りを満たす。
記憶サイズが１メガワードで３２チャネルが使用されるなら、ＤＦ１フィールドがＣＢＡＯフィールドの残りを満たす時、ＣＢＡＯフィールドの最上位である５つのビットは、ＤＦ２フィールドの「ａ」から「ｅ」のそれぞれのビットとして作用する。 記憶サイズが１メガワードの場合、ゼロで満たされたフィールド、即ちＤＦ１は存在しない。

【０１９７】記憶サイズが例えば２５６データワードにまで減少するなら、ゼロフィールド（ＤＦ３）はＣＢＡ
Ｏフィールドの大きな上部を満たす。 チャネルが１つだけなら、ＤＦ１フィールドはＣＢＡＯフィールドの最小位８ビットを満たす。 チャネルが４つならば、ビット０
５−００がＤＦ１フィールドを定義する際に、ＣＢＡＯ
ビット０７および０６はＤＦ２フィールドの「ａ」および「ｂ」ビットになる。

【０１９８】チャネルが３２で記憶容量が１２８データワードにすぎない場合、ＣＢＡＯビット０６から０２はそれぞれチャネル指示フィールド、即ちＤＦ２の「ａ」、「ｂ」、「ｃ」、「ｄ」および「ｅ」を定義する。 ＣＢＡＯビット０１および００は、次に、相対アドレスフィールド、ＤＦ１を定義する。 ＣＢＡＯフィールドの上端はゼロで満たされている。

【０１９９】記憶サイズは最小４データワードまで減少できるが、チャネルの最小フィルター長が４であるため、データ使用は１チャネルに限られる。 この場合、ゼロを充填されたフィールドＤＦ３はＣＢＡＯビット１９
から０２を使用する。 相対アドレスフィールドＤＦ１
は、ＣＢＡＯビット０１から００を使用する。

【０２００】上記からわかるように、データフィールドＤＦ１、ＤＦ２およびＤＦ３各々のビット幅Ｖ１、Ｖ２
およびＶ３はシステム環境の関数として変化する。 ＡＧ
チップ２７０は、異なる記憶容量、および提供された異なるチャネル数を有するシステムにおいて使用され得る。 多重チャネルは、優先の基礎に基づいて扱うことができる。 それぞれのチャネルは、独立のサンプリングレート（チップクロック周波数の４分の１程度まで高くなる）において、動作することができる。 それぞれのチャネルは、独立したフィルターの長さ（ＦＩＲ−ＣＢｕｆ
ｆモードで）か、独立した重なり価（ＦＦＴ−ＣＢｕｆ
ｆモードで）が割り当てられる。 １つのチャネル要求の作業から次のチャネル要求の作業まで、連続した切り替えを行うため、チップ内での演算はパイプライン化される。

【０２０１】上記開示内容は、発明の実例を示すためのものであって、発明の範囲を限定するものではない。 多くの改変と変更は、当業者が上記開示内容を研究した後、明らかになるであろう。

【０２０２】例としてダイエリアが許すのであれば、多数のチャネル、例えば３２個の代わりに６４個のチャネルを扱うために、ピン数、バス幅およびレジスターサイズを増やすことが出来る。 また、２０の代わりに例えば２１以上のアドレス入力ラインを有するより大きな記憶ユニットを扱うために、ピン数、バス幅およびレジスターサイズを増やすことが出来る。 逆に、せいぜい一度に１６個のチャネルが提供され、あるいは最も大きいと見込まれた記憶ユニットが、２０個未満のアドレス入力ラインを有する場合、ピン数、バス幅およびレジスターサイズを減少することが出来る。 動作スピードは、技術的に可能であれば、４０MHzを超えて増加し得る。 シリコンをベースにしたＣＭＯＳ以外の技術を、ＡＧチップの実現のために使用し得る。 他の技術例としては、ＴＴ
Ｌ、ＥＣＬおよびＩＩＩ−Ｖ族化合物半導体の使用が挙げられる。

【０２０３】所定の使用要求に対する応答において、アドレス信号出力の数は、時には上記記述の“フィルターの長さ”Ｌ _Cnとして表され、ＦＩＲフィルターの状況の中で取り上げられるとき、チャネル特異的連続数あるいは長さの値、Ｌ _Cn 、および/または重なり値、ＯＬ
_Cnは、相関関係があり適応性のある信号プロセスを含む他のディジタル信号プロセス（ＤＳＰ）アルゴリズムに起因すると理解される。

【０２０４】マルチチャネルサーキュラバッファには多くの使用途がある。 イメージデータは、１次元または２
次元の相関による分析のため集められ、ＤＳＰチップおよび開示されたアドレスジェネレーターチップを含むシステムに供され得る。 機械視覚は、大きなイメージデータベースを検索することによって実現され、入力イメージ信号に最も相関関係があり、あるいは比較的密接に相関関係がある対象を見い出す。 検索時間を短縮するため、それぞれの相関は、各々のチャネルを提供され、多重相関が同時に実行される。

【０２０５】適応信号プロセスのフィールドにおいて、
同様のアプローチが用いられる。 同一の入力データが、
複数の異なったＤＳＰアルゴリズムに適用され、最良に作動するアルゴリズムが見いだされる。 それぞれのアルゴリズムは、分離したチャネルのように取り扱われる。
処理チップのＤＳＰ資源は、それぞれのチャネルあるいはアルゴリズムが独立したサンプル率を有していても、
最終ユーザーにわかりやすい方法によって、様々なアルゴリズム（チャネル）の全域で多重タスクされる。 経済的に実用的であり使いやすいシステムが、比較的複雑なディジタル信号処理タスクを取り扱うために提供される。

【０２０６】

【発明の効果】本発明によれば、信号処理性能を多重チャネルに広げる能力を有する高速サーキュラバッファ型のディジタル信号処理システムにおいて、適切なアドレスシーケンスをサーキュラバッファを有するメモリデバイスに供給するための高速アドレス信号生成器、可変長フィールドアドレスシーケンサ、及び可変長フィールドコミュテータが提供される。 本発明によるアドレス生成器によれば、優先順位に基づいて、複数のチャネルからのサービスリクエストを異なる速度で非同期的に処理することが可能である。 また、最初のリクエストチャネルに対するサービス終了直後、次のチャネルのサービスリクエストを処理する、連続パイプライン構造が実現されている。 こうして、高速度マルチチャネル環境において、複雑なディジタル信号処理タスクを実行するための経済的かつ実用的なシステムが得られる。

【図面の簡単な説明】

【図１】サーキュラバッファを使用するディジタル信号処理システムのブロック図の一部である。

【図２】サーキュラバッファを使用するディジタル信号処理システムのブロック図の一部である。

【図３】本発明によるサーキュラバッファ管理システムのブロック図の一部である。

【図４】本発明によるサーキュラバッファ管理システムのブロック図の一部である。

【図５】本発明によるサーキュラバッファ管理システムのブロック図の一部である。

【図６】図４に示されるような連続可変長フィールド増分器（ＶＦＡＩ）の概略図である。

【図７】単一コミュテータセルの一部を示す図である。

【図８】単一コミュテータセルの一部を示す図である。

【図９】複数のコミュテータセルがどのように組み合わされて可変長フィールドコミュテータ（ＶＦＣ）を形成するかを示す図である。

【図１０】開示されたシステムによって取り扱われ得る、多数の異なるメモリサイズおよびチャネル番号配置を示す図である。

【図１１】ＳＶ＝０ステートおよびスリープモードまたは新しいＬ' _Cnカウントへの移行を示す部分ステートフローチャートである。

【符号の説明】

１００マルチチャネルディジタル信号処理システム １１０マルチプレクサ １１１量子化スイッチ １１２Ａ／Ｄ変換器 １１３Ａ／Ｄ変換器 １１５ＣＨ５サンプル速度制御器 １１６第２サービスリクエスト信号 １２０チャネルスキャン制御ユニット １２１ローカルクロック（Ｌ／Ｃ）生成器 １４０第１ＳＲＡＭユニット（ＲＡＭ−１） １４５サーキュラバッファ １８０コマンドユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル エドワード フレミング アメリカ合衆国 ワシントン 98684，バ ンクーバー，エヌ． イー． 168ティーエ イチ アベニュー 2317 (72)発明者 エリック クレイグ アンダーソン アメリカ合衆国 ワシントン 98661，バ ンクーバー，ナンバー7106，イー． エバ ーグリーン ブルバード 5535