【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源とデジタル信号とを共に共通の伝送線路で伝送するフイールドバスとフイールド信号を処理する信号処理機器との間に設けられるインタフエイス回路に係り、特に、フイールドバスに信号処理機器を接続する際の伝送電流の突入の傾き（スリューレート）を低減して既にフイールドバスに接続されている他の機器の通信を妨害しないように改良されたインタフエイス回路に関する。

【０００２】

【従来の技術】図５は従来のインタフエイス回路とその近傍の構成を示す構成図である。 １０はフイールド信号を処理する信号処理機器であり、例えば圧力、差圧などを信号処理してデジタル信号として出力するものである。

【０００３】１１はフイールドバスであり、フイールド側の複数の信号処理機器１０などに直流電源を供給し、
同時にフイールド側の信号処理機器１０などと上位の制御機器（図示せず）などとを接続してデジタル信号の送受を行う。

【０００４】１２は信号処理機器１０とフイールドバス１１との間に挿入される従来のインタフエイス回路である。 次に、このインタフエイス回路１２の内部について説明する。

【０００５】Ｔ ₁ 、Ｔ ₂は、接続線Ｌ ₁ 、Ｌ ₂でそれぞれフイールドバス１１と接続される端子である。 Ｔ ₃ 、Ｔ ₄ 、
Ｔ ₅は、それぞれ信号処理機器１０の端子Ｔ ₃ ´、Ｔ
₄ ´、Ｔ ₅ ´と接続される端子である。

【０００６】Ｔ ₁にはダイオードＤ ₁のアノードが接続され、そのカソードには抵抗Ｒ ₁を介してトランジスタＱ ₁
のエミッタが、抵抗Ｒ ₂を介してトランジスタＱ ₂のエミッタがそれぞれ接続されている。

【０００７】コレクタとベースとが接続されたトランジスタＱ ₂のベースとトランジスタＱ ₁のベースとは共にトランジスタＱ ₃のコレクタに接続されている。 これらにより、定電流回路として機能するカレントミラー回路Ｃ
ＭＣが構成されている。

【０００８】そして、端子Ｔ ₁ 、Ｔ ₂の間には、ダイオードＤ ₁ 、カレントミラー回路ＣＭＣ、トランジスタＱ ₃のコレクタとエミッタ、抵抗Ｒ ₃ 、ダイオードＤ ₂ 、帰還抵抗Ｒ _fとが直列に接続されている。

【０００９】また、トランジスタＱ ₁と抵抗Ｒ ₁との直列回路には起動用の抵抗Ｒ _Sが並列に接続され、ダイオードＤ ₂と帰還抵抗Ｒ _fとの接続点は共通電位点ＣＯＭに接続されている。

【００１０】そして、トランジスタＱ ₁のコレクタと共通電位点ＣＯＭとの間には、ツエナダイオードＤ ₃が接続され、このツエナダイオードＤ ₃の両端に一定な定電圧Ｖ _Cを発生させている。 さらに、ツエナダイオードＤ ₃
の両端にはコンデンサＣ ₁が接続され、定電圧Ｖ _Cが端子Ｔ ₃ 、Ｔ ₄に印加されている。

【００１１】定電圧Ｖ _Cで駆動された演算増幅器Ｑ ₄の出力端は、トランジスタＱ ₃のベースに接続され、その反転入力端（−）には基準電源Ｐ _rから基準電圧Ｖ _rが抵抗Ｒ ₄と抵抗Ｒ ₅とで分圧した分圧電圧が印加されている。

【００１２】また、その非反転入力端（＋）には基準電圧Ｖ _rと帰還抵抗Ｒ _fの両端に発生した帰還電圧Ｖ _fとの和の電圧を帰還抵抗Ｒ _fと抵抗Ｒ ₆とＲ ₇とで分圧した分圧電圧が印加されている。 そして、演算増幅器の反転入力端（−）には、抵抗Ｒ ₈を介して端子Ｔ ₅からデジタル信号Ｖ _Dが印加されている。

【００１３】一方、端子Ｔ ₃ 、Ｔ ₄に接続されている信号処理機器１０の端子Ｔ ₃ ´、Ｔ ₄ ´には、定電圧Ｖ _Cが印加され、これにより信号処理機器１０の回路電源が付与される。

【００１４】信号処理機器１０の端子Ｔ ₅ ´には、内蔵されるセンサで検出された物理量に対応する電気信号がデジタル信号Ｖ _Dに変換されて出力され、これは端子Ｔ ₅
を介してインタフエイス回路１２に出力される。

【００１５】次に、以上のように構成されたインタフエイス回路１２の動作について図６に示す波形図を用いて説明する。 図６（ａ）はインタフエイス回路１２をフイールドバス１１に接続する前後の電源電圧Ｖ _Sの時間経過を、図６（ｂ）はそのときの電源電流Ｉ _Sの時間経過を、図６（ｂ）はそのときの定電圧Ｖ _Cが確立する時間経過をそれぞれ示している。

【００１６】端子Ｔ ₁ 、Ｔ ₂の両端には、フイールドバス１１から電源電圧Ｖ _S （図６（ａ）の期間ｔ ₀ ）が供給され、この電源電圧Ｖ _SによりダイオードＤ ₁と起動用の抵抗Ｒ _Sを介してコンデンサＣ ₁をおよそＶ _S ／Ｒ _Sの値（図６（ｂ）の期間ｔ ₁ ）で充電する。

【００１７】コンデンサＣ ₁の充電で定電圧Ｖ _C （図６
（ｃ）の期間ｔ ₁ ）が上昇し演算増幅器Ｑ ₄が動作可能状態になる。 定電圧Ｖｃで付勢された演算増幅器Ｑ ₄は、
その出力端に発生する電圧でトランジスタＱ ₃のベースに流れるベース電流を徐々に増加させ、そのコレクタに発生するコレクタ電流でミラー回路ＣＭＣに流れる電流を増大させる。

【００１８】このため、トランジスタＱ ₁のコレクタとエミッタ間に流れる伝送電流Ｉ _S （図６（ｂ）の期間ｔ ₂ ）が徐々に大きくなり、この伝送電流Ｉ _Sの大部分はツエナダイオードＤ ₃と帰還抵抗Ｒ _fを介してフイールドバス１１にリターンされる。 同時に定電圧Ｖ _C （図６
（ｃ））も上昇する。

【００１９】この結果、帰還抵抗Ｒ _fに帰還電圧Ｖ _fが発生するが、デジタル信号Ｖ _Dがゼロの場合は、演算増幅器Ｑ ₄は基準電圧Ｖ _rを抵抗Ｒ ₄とＲ ₅で分圧した分圧電圧に帰還電圧Ｖ _fを分圧した分圧電圧が等しくなるようにトランジスタＱ ₃を介してトランジスタＱ ₁のコレクタに流れる伝送電流Ｉ _S （図６（ｂ）の期間ｔ ₃ ）を制御する。 このようにして、定常状態において、定電圧Ｖｃ
（図６（ｃ）の期間ｔ ₃ ）が確立される。

【００２０】この定電圧Ｖｃは信号処理機器１０に供給されて、内蔵のセンサで検出された電気信号は、例えば内蔵するマイクロコンピュータなどにより信号処理がなされてデジタル信号Ｖ _Dに変換され、抵抗Ｒ ₈を介して演算増幅器Ｑ ₄の反転入力端（−）に印加され、伝送電流Ｉ _Sを変化させて、トランジスタＱ ₃を介してフイールドバス１１に送出する。

【００２１】なお、トランジスタＱ ₁ 、Ｑ ₂ 、Ｑ ₃ 、ツエナダイオードＤ ₃によるこのような回路構成によれば、
トランジスタＱ ₃に流れる電流は極めて小さいので、ここでの電力消費は少なく、ツエナダイオードＤ ₃大部分の電流を流すことができ、信号処理機器１０で電力の有効活用ができる。

【００２２】

【発明が解決しようとする課題】しかしながら、以上のようなインタフエイス回路１２をフイールドバス１１に接続する際の突入による伝送電流のスリューレートは、
ＩＳＡ／ＳＰ５０の物理層の規格では、電源の接続から１０ｍｓ以降で１ｍＡ／ｍｓと規定されている。

【００２３】しかしながら、このインタフエイス回路１
２の期間ｔ ₂の立上り期間においては、伝送電流Ｉ _Sのスリューレートが大きく、このため急激な電流変化によりフイールドバス１１上のデジタル信号を乱してしまいこのフイールドバス１１に接続されている他の信号処理機器１０との間の通信を妨害するという問題がある。

【００２４】

【課題を解決するための手段】本発明は、以上の課題を解決するための構成として、直流電圧とデジタル信号とを共に共通の伝送線路で伝送するフイールドバスとフイールド信号を処理する信号処理機器との間に設けられるフイールドバスのインタフエイス回路に係り、先のフイールドバスから伝送される伝送電流に比例する帰還電圧を発生させる帰還抵抗と、先の信号処理機器から出力されるデジタル信号に先の帰還電圧が一致するように演算する演算増幅器と、この演算増幅器の出力によりベース電流が制御されて先の帰還抵抗にエミッタ電流を流す出力トランジスタと、この出力トランジスタのコレクタ電流で先の伝送電流が制御される定電流回路と、コンデンサとこれに直列に接続された抵抗からなりこの一端は所定の電位点に他端は先の演算増幅器の何れかの入力端に接続された時定数回路とを具備し、先のフイールドバスから直流電圧の供給を受けるときに生じる先の伝送電流のスリューレートを小さく抑えるようにしたことを特徴とするようにしたものである。

【００２５】

【作 用】帰還抵抗はフイールドバスから伝送される伝送電流に比例する帰還電圧を発生させる。 演算増幅器はフイールド信号を処理する信号処理機器から出力されるデジタル信号に先の帰還電圧が一致するように演算する。

【００２６】出力トランジスタはこの演算増幅器の出力によりベース電流が制御されて先の帰還抵抗にエミッタ電流を流す。 定電流回路はこの出力トランジスタのコレクタ電流で先の伝送電流を制御する。

【００２７】そして、コンデンサとこれに直列に接続された抵抗からなる時定数回路により、先のフイールドバスから直流電圧の供給を受けるときに生じる先の伝送電流のスリューレートを小さく抑える。

【００２８】

【実施例】以下、本発明の実施例について図を用いて説明する。 図１は本発明の１実施例の構成を示す回路図である。 なお、図５に示す従来のフイールドバスのインタフエイス回路と同一の機能を有する部分には同一の符号を付して適宜にその説明を省略する。

【００２９】インタフエイス回路１３の大部分の構成要素は、図５に示す構成要素と同一であるが、コンデンサＣ ₂と抵抗Ｒ ₈ ´が直列に接続されて構成される時定数回路ＴＣＣ１、抵抗Ｒ ₉ 、Ｒ ₁₀ 、コンデンサＣ ₃ 、演算増幅器Ｑ ₅などの構成要素が付加されている。

【００３０】演算増幅器Ｑ ₅の反転入力端（−）は、抵抗Ｒ ₉とコンデンサＣ ₃が並列に接続された並列回路の一端にその他端は出力端に接続されると共に、抵抗Ｒ ₁₀を介して端子Ｔ ₅に接続されている。

【００３１】また、その非反転入力端（＋）は、端子Ｔ
₆に接続されると共に基準電源Ｐ _rから基準電圧Ｖ _rが印加されている。 出力端は時定数回路ＴＣＣ１の一端に、
その他端は演算増幅器Ｑ ₄の反転入力端（−）に接続されている。

【００３２】この演算増幅器Ｑ ₅には、フイールド信号を処理する信号処理機器１０から出力される通信用のデジタル信号Ｖ _Dが印加されるが、その直流動作点の電位はＶ _rに設定されている。

【００３３】次に、以上のように構成された実施例の動作について図２に示す波形図を用いて説明する。 図２
（ａ）、図２（ｂ）、図２（ｃ）は、それぞれ図６
（ａ）、図６（ｂ）、図６（ｃ）に対応する波形を示している。

【００３４】この実施例の動作は、基本的には図５に示すものと類似の動作をするが、図２（ｂ）の期間ｔ ₂における動作が異なっている。 これに伴い、図２（ｃ）に示す動作も異なっている。 以下、この点について説明する。

【００３５】インタフエイス回路１３をフイールドバス１１に接続すると、定常値に定電圧Ｖｃが確立する前の期間ｔ ₂に示す起動状態では、演算増幅器Ｑ ₅の直流動作点の電位はＶ _rに設定されている。

【００３６】一方、演算増幅器Ｑ ₄の直流動作点の電位は、Ｖ _r Ｒ ₅ ／（Ｒ ₄ ＋Ｒ ₅ ）に設定されているので、起動の初期状態ではコンデンサＣ ₂の両端には Ｖ _r −Ｖ _r Ｒ ₅ ／（Ｒ ₄ ＋Ｒ ₅ ）＝Ｖ _r ［Ｒ ₄ ／（Ｒ ₄ ＋Ｒ ₅ ）］ だけの電位差が存在していることとなる。

【００３７】したがって、起動の初期状態では、演算増幅器Ｑ ₅側から演算増幅器Ｑ ₄の反転入力端（−）側に向かって充電電流ｉ _s1が流入する。 この充電電流ｉ _s1の流入により定常値に達する時間が遅らされるように演算増幅器Ｑ ₄が動作するので、スリューレートが図２（ｂ）
期間ｔ ₂に示すように図６（ｂ）期間ｔ ₂に示す場合に対して大きくなる。 このスリューレートはコンデンサＣ ₂
と抵抗Ｒ ₈ ´とで決まる時定数により変更できる。

【００３８】しかし、この期間ｔ ₂を経過して、期間ｔ ₃
に示す定常状態に達すると、コンデンサＣ ₂の充電が完了しているので、この両端には電位差がなくなり、デジタル信号Ｖ _Dの通信には支障を与えることはない。

【００３９】図３は図１に示す実施例の第１の変形実施例の要部構成を示す。 この場合は、コンデンサＣ ₄と抵抗Ｒ ₁₁とが直列に接続されて構成された時定数回路ＴＣ
Ｃ２を演算増幅器Ｑ ₄の非反転入力端（＋）と共通電位点ＣＯＭとの間に接続することによりスリューレートを大きくするようにしたものである。

【００４０】この場合も、起動状態ではコンデンサＣ ₄
には電荷がないので、演算増幅器Ｑ ₄の非反転入力端（＋）側から共通電位点ＣＯＭに向かって充電電流ｉ _s2
が流れて演算増幅器Ｑ ₄によって定常値に達する時間が遅らされる。 定常状態に達すると、コンデンサＣ ₄の充電が完了しているので、この両端には電位差がなくなり通常動作に影響を与えることはない。

【００４１】図４は図１に示す実施例の第２の変形実施例の要部構成を示す。 この場合は、コンデンサＣ ₅と抵抗Ｒ ₁₂とが直列に接続されて構成された時定数回路ＴＣ
Ｃ３の一端に定電圧Ｖ _Cを印加し他端を演算増幅器Ｑ ₄の反転入力端（−）に接続することによりスリューレートを大きくするようにしたものである。

【００４２】この場合も、起動状態ではコンデンサＣ ₅
には電荷がないので、演算増幅器Ｑ ₄の反転入力端（−）側に定電圧Ｖ _Cから充電電流ｉ _s3が流れて演算増幅器Ｑ ₄によって定常値に達する時間が遅らされる。 定常状態に達すると、コンデンサＣ ₅の充電が完了しているので、この両端には電位差がなくなり通常動作に影響を与えることはない。

【００４３】

【発明の効果】以上、実施例と共に具体的に説明したように本発明によれば、所定の電位が付与された時定数回路の他端を伝送電流を制御する演算増幅器の入力端側に接続するようにしてスリューレートを大きくするようにしたので、フイールドバスにフイールド信号を処理する信号処理機器を接続しても、既にフイールドバスに接続されている他の機器の通信を妨害しないようにすることができる。

【図面の簡単な説明】

【図１】本発明の１実施例の構成を示す回路図である。

【図２】図１に示す実施例の動作を説明する波形図である。

【図３】図１に示す実施例の第１の変形実施例の要部構成を示す回路図である。

【図４】図１に示す実施例の第２の変形実施例の要部構成を示す回路図である。

【図５】従来のインターフエイス回路の構成を示す回路図である。

【図６】図５に示すインターフエイス回路の動作を説明する波形図である。

【符号の説明】

１０ 信号処理機器 １１ フイールドバス １２、１３ インターフエイス回路 ＴＴＣ１、ＴＴＣ２、ＴＴＣ３ 時定数回路 Ｐ _r基準電源 ＣＭＣ カレントミラー回路