【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的には情報処理システムに関し、具体的には、情報処理システム中の２つの異なるバス・アーキテクチャに接続された構成要素と周辺装置の間のデータ通信が、一方のバス・アーキテクチャに適合された装置または構成要素から異なるバス・
アーキテクチャに適合された装置または構成要素へのものであるときに完全で正確なものになるようにする方法および装置に関する。

【０００２】

【従来の技術】情報処理システムは通常、主要構成要素として中央演算処理装置（ＣＰＵ）を有する。 中央演算処理装置は、システム中のすべての通信を方向付けし、
情報処理システムによって実行されるすべてのコマンドの調和をはかる。 情報処理システムは通常、バスと呼ばれる物理接続装置のネットワークも有する。 このネットワークは、ＣＰＵを任意の数の周辺装置および構成要素に接続して、ＣＰＵが該周辺装置および構成要素と通信できるようにする。

【０００３】情報処理システムで使用される１つのタイプのバスはＣＰＵローカル・バスである。 ＣＰＵローカル・バスはシステム・バスとも呼ばれ、ＣＰＵをシステム・メモリやメモリ制御装置など、情報処理システムの主要構成要素に直接接続するために特別に設計されている。 ＣＰＵローカル・バスは高性能バスである。 これは、該バスに接続されたＣＰＵと他の構成要素の間のデータ転送を該バスが高速で実行し、複数のデータ転送を同時に処理できることを意味する。 情報処理システムで使用される他のタイプのバスは、周辺バスである。 周辺バスは、入出力装置（Ｉ／Ｏ）やグラフィクス・パッケージなどの周辺装置を情報処理システムに接続するように設計されている。 周辺バスは通常、該バスをＣＰＵローカル・バスに接続するホスト・ブリッジを介して、情報処理システムのＣＰＵおよび残りの主要構成要素に接続されている。

【０００４】各タイプのバスは、それに接続された異なる装置および構成要素の間のデータ転送を行うためにそれ自体が使用する異なる１組の標準プロトコルまたは規則を有する。 これらのプロトコルはバスに組み込まれ、
バスの「アーキテクチャ」と呼ばれる。 あるバス・アーキテクチャ・タイプを構成できる様々なプロトコルには、バスによって認識されるデータ列のビット長、異なる信号がローのときにイネーブルされるかそれともハイのときにイネーブルされるか、バス上のデータが１本の線上で多重化されるかそれとも複数の線上で並列に送信されるか、あるタイプのデータが受け入れられず情報処理システムに誤動作または「クラッシュ」を発生させるかどうかなどがある。

【０００５】ＣＰＵローカル・バスと周辺バスのバス・
アーキテクチャは通常異なる。 アーキテクチャが異なると、周辺バスに接続された周辺装置と、ＣＰＵローカル・バスに接続されたシステムのＣＰＵまたは他の構成要素との間でデータを転送しなければならないときに通信上の問題が発生する。 そのようなデータ転送には異なるバス・アーキテクチャが関与するので、第１のバス・アーキテクチャから転送されるデータが、第２のバス・アーキテクチャが使用可能または認識可能な形でないことがある。

【０００６】したがって、あるバス・アーキテクチャから他のバス・アーキテクチャに転送されるデータを「変換する」装置および方法が必要である。 ２つの異なるバス・アーキテクチャの間で転送されるデータを変換するために使用されるハードウェアおよび論理機構は通常、
２つの異なるバスを接続するためのブリッジに含まれる。 したがって、ＣＰＵローカル・バスと周辺バスを接続するホスト・ブリッジは、２つのバスの間での通信を変換し、２つのバスの間でデータが認識可能に転送されるようにする論理機構およびハードウェアを含まなければならない。

【０００７】ＣＰＵローカル・バスと周辺バスのバス・
アーキテクチャの１つの違いは、それらのバス上で転送される非連続データの存在に対するそれぞれのバスの対応である。 非連続データは、イネーブルされていないデータのバイトによって分離された、イネーブルされたデータのバイトから構成されている。 イネーブルされていない、すなわち認識できないディスエーブルされたデータは無視すべきであり、特定のデータ転送時に転送してはならない。 これらの周辺バスに接続されたあるタイプの周辺バスおよび装置は、誤動作を発生させずに非連続データを送信することができる。 これに対し、ＣＰＵローカル・バス上で非連続データを送信すると、情報処理システムがクラッシュし、あるいは重大な誤動作を起こす可能性がある。

【０００８】周辺バス・アーキテクチャとＣＰＵローカル・バス・アーキテクチャの他の違いは、ＣＰＵローカル・バスは異なるビット長のデータを認識可能に送信できるが、周辺バスはデータ転送に関して１つの標準ビット長に制限されることである。 したがって、ＣＰＵローカル・バスは様々なビット長のデータを送受信するように設計された構成要素と互換性がある。 たとえば、長さが８ビットのデータ列しか送受信しない構成要素は、Ｃ
ＰＵローカル・バスに接続されるとデータを送受信できるようになる。 同様に、１６ビットまたは３２ビットの構成要素も、ＣＰＵローカル・バスをデータ送信に使用することができる。 様々なビット長のデータ転送に適応するＣＰＵローカル・バスの能力を動的バス・サイジングと呼ぶ。

【０００９】

【発明が解決しようとする課題】これに対し、周辺バスは３２ビットなどの標準ビット長のデータ列の送信に制限される。 したがって、特定の周辺バス上で送信されるデータの標準ビット長と異なるビット長のデータだけを転送して受け入れるＣＰＵローカル・バスに接続された構成要素は、ある種のデータ変換の介入なしに、周辺バスに接続された周辺装置と通信することができない。

【００１０】したがって、本発明の目的は、ＣＰＵローカル・バス上で送信すべきデータが非連続データかどうかを判定し、そうである場合、ＣＰＵローカル・バスが誤動作を起こさないように前記非連続データを連続データで置換する方法および装置を提供することである。

【００１１】本発明の他の目的は、周辺バスに接続された装置と、該周辺バスのアーキテクチャでの標準データ・ビット長と異なるデータ・ビット長向けに設計されたＣＰＵローカル・バスに接続された構成要素の間のデータ転送を変換する方法および装置を提供することである。

【００１２】本発明の他の目的は、ＣＰＵローカル・バスを周辺バスに接続するホスト・ブリッジを備えたハードウェアでこれらの方法および装置を提供することである。

【００１３】

【課題を解決するための手段】本発明によれば、ＣＰＵ
ローカル・バス上で送信すべきデータが非連続データかどうかを判定し、そうである場合、ＣＰＵローカル・バスが誤動作を起こさないように前記非連続データを連続データで置換する、ＣＰＵローカル・バスを周辺バスに接続するホスト・ブリッジ内のハードウェア論理機構が提供される。 本発明のハードウェアはまた、アーキテクチャによって標準長のデータ列に制限された周辺バスと、動的バス・サイジングを可能にするＣＰＵローカル・バスの間のデータ転送を変換する。

【００１４】メモリ制御装置２８は、メモリ・サイクルがそれに向けられる間、そのメモリ・サイクルに応答する。 しかし、メモリ・サイクルがメモリ制御装置２８に向けられない場合、情報はＳ（システム）バス１６上に送られる。 ＰＣＩバス２２は、ＰＣＩと呼ばれる新しいバス・アーキテクチャを備えている。 主ＰＣＩバス２２
は、高性能バスである。 すなわち、主ＰＣＩバス２２
は、比較的短時間に大量のデータ転送、すなわち毎秒最大１２０メガバイトのデータ転送を行う。 ＰＣＩバスがこのように高レベルの性能を達成するのは、１つには、
これをＳバス１４などの他の高速バスに直接リンクすることができ、したがってＣＰＵ２４または他のＳバス装置１４と主ＰＣＩ装置１８の間で高速データ転送が提供できるからである。 実際に、ある種のグラフィクス・パッケージなどいくつかの高集積度装置を操作するには、
ＰＣＩバス２２などの高性能バスを介してＳバスなどのシステム・バスに直接リンクする必要がある。

【００１５】また、ＰＣＩバス・アーキテクチャは、接続された周辺装置を操作するのに「グルー・ロジック（付加的な論理回路）」を必要としない。 他のバス用のグルー・ロジックは通常、周辺装置とバスの中間に設置されたデコーダ、バッファ、ラッチなどの様々なハードウェア構成要素から構成される。

【００１６】主ＰＣＩバス２２は３３ＭＨｚの同期クロック信号に基づいて動作し、ＰＣＩバスを介して送信されるデータの文字列は長さ３２ビットである。 ＰＣＩバス上の３２ビット・データ列をダブル・ワード（ＤＷＯ
ＲＤ）と呼ぶ。 ダブルワードはそれぞれ８ビットのデータから成る４バイトずつに分割される。

【００１７】ＰＣＩバスによって搬送されるアドレス情報およびデータ情報は１つの信号に多重化される。 多重化によってアドレス線とデータ線を別々にする必要がなくなり、そのためＰＣＩ環境で必要とされる信号数は、
他のバス・アーキテクチャよりも少なくなる。 ＰＣＩバス・アーキテクチャで必要とされる信号の数は４５ないし４７であるが、標準の非多重化バスでは通常この２倍必要である。 したがって、信号の数が減るので、ＰＣＩ
バスにリンクされた装置をサポートするのに必要なピンの数もそれに対応する量だけ少なくなる。 したがって、
ＰＣＩアーキテクチャは、集積度の高いデスクトップ・
コンピュータ・システムに特に適合している。

【００１８】ＰＣＩバス・アーキテクチャの構造および動作の詳細な説明は、例えば１９２２年６月２２日発行の"Peripheral Component Interconnect (PCI) Revisio
n 1.0 Specification"と、１９９２年１１月１日発行の"Preliminary PCI System Design Guide"revision 0.
6と、１９９２年１１月６日発行の"Peripheral Compone
nt Interconnect (PCI) Add-in Board/Connector Adden
dum"（草案）等に記載されている。これらの文献はすべて、PCI Special Interest Groupから発行されたものである。

【００１９】システム１０中の主ＰＣＩ装置１８は主Ｐ
ＣＩバス２２を介して相互に通信する。 主ＰＣＩ装置はそれ自体がＳバス上に常駐するＳバス装置であるＰＣＩ
ホスト・ブリッジ２０によって、ＣＰＵ、キャッシュおよびメモリ複合体１２、ならびにＳバス１６上に常駐する他のＳバス装置１４と通信する。 ＰＣＩホスト・ブリッジ２０はこのとき、Ｓ（システム）バス１６と主ＰＣ
Ｉバス２２の間のインタフェースとして働き、これら２
本のバスとこれらのバス上に常駐する周辺装置の間の有効な通信手段を提供する。

【００２０】ＰＣＩホスト・ブリッジ２０は、ＣＰＵ
（プロセッサ）２４または他のＳバス装置１４が、主Ｐ
ＣＩ装置１８またはそれに接続された装置に直接アクセスできるようにするための低待ち時間相互接続機構である。 ＰＣＩホスト・ブリッジ２０は、主ＰＣＩ装置またはそれに接続された装置がベースシステム・メモリ３２
に迅速かつ直接にアクセスできるようにする高性能経路も提供する。 さらに、ＰＣＩホスト・ブリッジ２０は、
Ｓバス１６と主ＰＣＩバス２２の間でデータを転送できるように、これらのバスの間のインタフェースを提供するのに必要なすべてのハードウェアを提供する。

【００２１】主ＰＣＩバス２２は、ＰＣＩ互換性のある様々な装置をサポートすることができる。 図３に示すように、これらの装置にはグラフィクス制御装置７２、シリアルＳＣＳＩ（小型コンピュータ・システム・インタフェース）制御装置７４、ＰＣＭＣＩＡ制御装置７６、
標準バス（たとえば、ＩＳＡまたはＭＩＣＲＯ ＣＨＡ
ＮＮＥＬ（"ＭＣ−Ａ"））ブリッジ７８、およびＰＣＩ
２次ブリッジ８０が含まれる。 ただし、図３に示す主Ｐ
ＣＩバスに接続された装置は、ＰＣＩバス・アーキテクチャを、したがってここに開示する構成を実施するシステムの一例にすぎず、いかなる点でも本発明を制限するものではない。

【００２２】グラフィクス制御装置７２は通常、該制御装置７２がビデオ・フレームをバッファできるようにするＶＲＡＭ８２の形のメモリ機能を備えており、ＰＣＩ
バス・アーキテクチャによってサポートされた既知のどんなグラフィクス・パッケージをも制御することができる。 ＳＣＳＩ７４は、ＳＣＳＩバス８６に接続されたＳ
ＣＳＩ装置８４と主ＰＣＩバス２２との間のインタフェースとして働き、ＰＣＩバス・アーキテクチャによってサポートされるどんなＳＣＳＩ装置をも制御することができる。 ＰＣＭＣＩＡ制御装置７６は、カード・スロット８８に接続され、該スロット８８を制御する。

【００２３】標準バス・ブリッジ７８は、標準（たとえばＭＣ−ＡまたはＩＳＡ）バス９２に接続された入出力装置９０と主ＰＣＩバス２２の間のインタフェースとして働く。 ＭＣ−Ａバージョンの標準バス・ブリッジ７８
のアーキテクチャは、ＩＢＭに譲渡された以下の関連諸出願の主題となっている。

【００２４】２次ＰＣＩ装置９４は、２次ＰＣＩバス９
６を介してＰＣＩ２次ブリッジ８０に接続されている。
任意の数の識別されない２次ＰＣＩ装置９４を２次ＰＣ
Ｉバス９６に接続することができる。 ＰＣＩ２次ブリッジ８０は、２次ＰＣＩバス９６に接続された任意の数のＰＣＩ装置９４と主ＰＣＩバス２２の間のインタフェースとして働く。

【００２５】コンピュータ・システム１０全体に他のＰ
ＣＩバスが存在しなくても、ＰＣＩバス・アーキテクチャと互換性のある任意の数の周辺装置を主ＰＣＩバス２
２上に配置することができる。 すなわち、ＰＣＩバス９
６の他に、同数の別々のＰＣＩ２次ブリッジ８０を介して主ＰＣＩバス２２に接続された任意の数の２次ＰＣＩ
バスによって、任意の数のＰＣＩ周辺装置を主ＰＣＩバス２２に接続することができる。 各２次ＰＣＩバスには、ＰＣＩ２次ブリッジを介して任意の数の追加ＰＣＩ
バスを接続することもでき、これらの「３次」ＰＣＩバスには、さらに別のＰＣＩバスを様々な組合せで接続することができる。 同様に、各ＰＣＩバスには、任意の数のＰＣＩ装置を接続することができる。 ２つのＰＣＩバスの間の各接続は、ブリッジ８０と同じＰＣＩ２次ブリッジを介して行わなければならない。

【００２６】さらに、ＰＣＩホスト・ブリッジ２０と同じ複数のブリッジをＳバス１６によって駆動することができる。 次いで、これらのホスト・ブリッジそれぞれに、任意の数のＰＣＩバス、ブリッジおよび装置をシステム１０の設計者が希望する配列で接続することができる。 したがって、システム１０のＰＣＩバス・アーキテクチャから成る部分を、様々な対等組合せおよび階層組合せで配列された複数のバスとＰＣＩ周辺装置（以下では、一般的にＰＣＩネットワークと呼ぶ）から構成することができる。

【００２７】また、情報処理システム１０の代替構成では、Ｓバス１６がなく、したがって、ホスト・ブリッジ２０は主ＰＣＩバス２２をＣＰＩローカル・バス３４に直接接続している。 この構成では、どのＳバス装置１４
もＣＰＵローカル・バス３４に直接接続することができる。 Ｓバス１６とＣＰＵローカル・バス３４は同じアーキテクチャを使用して動作するので、本発明は、下記で説明するように、図１、２、および３に示した好ましい実施例と同じ機能を実行する。

【００２８】図４を参照すると、主ＰＣＩバス２２に接続された周辺装置への２つの連続する書込みサイクル中の様々なＰＣＩバス信号のタイミング図が示されている。 この周辺装置は、グラフィクス制御装置７２でも、
標準バス・ブリッジ７８でも、ＰＣＩバスから駆動できる他の周辺装置でもよい。 同様に、図４に示した書込みサイクルは典型的なＰＣＩバス書込みサイクルであり、
主ＰＣＩバス２２に特有のものではない。 これらの書込みサイクルは、２次ＰＣＩバス９６上の書込みサイクルでも、ＰＣＩネットワーク中の他のＰＣＩバス上での書込みサイクルでもよい。

【００２９】クロック信号（ＣＬＯＣＫ）は、ＰＣＩネットワーク上でのすべての通信用のタイミングを提供する。 ＣＬＯＣＫはあらゆるＰＣＩ装置およびすべてのＰ
ＣＩ２次ブリッジへの入力である。 ＣＬＯＣＫは同期式である。 すなわち、ＰＣＩアーキテクチャ中のすべての通信信号が、少なくとも１クロックの持続時間を有し、
どのコマンドまたはデータ転送も少なくとも１クロックの期間にわたって実行される。 図４中の信号は、縦の破線によって個々の「クロック」に分けられている。 各破線は、１クロック持続時間の始めとその直前のクロック持続時間の終りを表す。 各線上の信号は、クロック信号の立上りエッジ上でサンプルされ、あるいはクロック信号の立上りエッジ上でそのクロックに関して有効な意味を有する。

【００３０】フレーム信号（ＦＲＡＭＥ）は、ＰＣＩバスに接続されたＰＣＩ２次ブリッジまたは周辺装置によって使用され、該ブリッジまたは周辺装置が、そのバスに接続された他のＰＣＩ２次ブリッジまたは周辺装置に対する通信サイクルまたはアクセスを開始することを示す。 アクセスを開始する周辺装置またはＰＣＩ２次ブリッジをマスタと呼ぶ。 アクセス先の装置または構成要素をスレーブと呼ぶ。 ＰＣＩバス・アーキテクチャでは、
多数の信号は、高電圧から低電圧にドライブされるとき、すなわち「ロー」にドライブされるとき、イネーブルされあるいは活動化される。 ＦＲＡＭＥはそれらの信号の１つである。 したがって、第２のクロックに示したようにマスタがＦＲＡＭＥをローにドライブするとき、
マスタは、アクセスを開始していることをスレーブに示す。

【００３１】イニシエータ準備完了信号（ＩＲＤＹ）
も、ローになると活動化され、マスタがデータ転送の開始の準備ができていることを示す。 したがって、マスタは、読取りサイクル中にデータを受け入れ、あるいは書込みサイクル中にスレーブにデータを転送する準備ができたとき、ＩＲＤＹをローにドライブする。

【００３２】ターゲット準備完了信号（ＴＲＤＹ）は、
ローに活動化され、スレーブがデータ転送の開始の準備ができたことを示す。 したがって、スレーブは、読取りサイクル中にマスタからデータを受け入れ、あるいは書込みサイクル中にマスタにデータを転送する準備ができたとき、ＴＲＤＹをローにドライブする。

【００３３】アドレス／データ信号（ＡＤ）は、データ転送のターゲットのレジスタのアドレスと、転送すべきデータとを１本の線上で多重化して送る。 アドレス情報は、アドレス・フェーズ中に、マスタがＦＲＡＭＥをアサートする際に、マスタによってＡＤ上でドライブされる。 アドレス・フェーズの後のデータ・フェーズ中に、
アクセスが書込みサイクルかそれとも読取りサイクルかに応じてマスタまたはスレーブがデータを提供し、該データは次いで、アドレス・フェーズの後にＡＤ線上でドライブされる。 アドレス・フェーズは１クロックの持続時間を有し、データ・フェーズは少なくとも１クロックであるが、データ転送がバースト転送であり、あるいはスレーブのＴＲＤＹのアサートが遅延する場合は、１クロックより多くなることがある。

【００３４】コマンド／バイト・イネーブル信号（Ｃ／
ＢＥ）は、１本の線上で多重化されたＰＣＩバス・コマンドとバイト・イネーブル信号を提供する。 バス・コマンドは、マスタがＦＲＡＭＥをアサートする際およびアドレス・フェーズ中にマスタによってＡＤ上でアサートされる。 バス・コマンドは、マスタがどちらのタイプのアクセスを開始しているかに応じて、読取りコマンドでも書込みコマンドでもよい。

【００３５】バイト・イネーブル信号は、ＡＤ上でのデータ転送時にＣ／ＢＥ上に存在する。 バイト・イネーブル信号は、識別番号０ないし３を有する４つのビットに含まれる。 これら４つのビットがすべてローに活動化されるとき（２進値の０）は、ＡＤ上で転送中のデータの４つのバイトすなわち３２個のビットがすべてイネーブルされ、転送時にそれらのバイトが書き込まれることを示す。 ４つのビットのうちの１つがハイ（２進値１）であるとき、ＰＣＩバス上で転送中の４バイト・データのうちの１つのバイトがディスエーブルされる。

【００３６】図４に示した簡単な書込み動作時の様々なＰＣＩバス信号の機能は以下のとおりである。

【００３７】第２のクロック中に、マスタはＦＲＡＭＥ
をローにドライブする。 これは、マスタがスレーブへのアクセスを開始することを意味する。 ＩＲＤＹおよびＴ
ＲＤＹは、第２のクロック中にターンアラウンド・サイクルにある。

【００３８】この時点で、マスタは、ＡＤ線上でのアクセスのターゲットであるスレーブ中のレジスタのアドレスを提供する。 同時に、マスタによってＣ／ＢＥ線上で書込みコマンドが生成される。

【００３９】第３のクロックに移ると、ＦＲＡＭＥが非アサートされる。 これは、アクセスを完了する準備ができたことを意味する。 マスタはこのとき、ＩＲＤＹ線の制御を得ており、該線をローにドライブして、データをスレーブに転送する準備ができていることを示す。 スレーブもＴＲＤＹ線の制御を得ており、該線をローに活動化して、アドレス情報をスレーブ自体内のレジスタのアドレスとして既に復号し、そのレジスタでデータを受け入れる準備ができたことを示す。 したがって、第３のクロックで、データはＡＤ線上でマスタから、スレーブの復号されたレジスタへ転送される。

【００４０】アドレス・フェーズの後に、データ・フェーズが開始すると、マスタはデータがイネーブルされたかどうかを示すバイト・イネーブル信号をＣ／ＢＥ線上でアサートする。 ４つのビットのうちの１つ以上がハイの場合、ＡＤ線上の対応するデータ・バイトはイネーブルされない。

【００４１】第４のクロック中は、別の書込みクロックが開始されているので、タイミング図が繰り返される。
この第２の書込みサイクルは同じマスタでも異なるマスタでも開始することができる。 同様に、書込みサイクルのターゲットは、同じスレーブでもまったく異なるスレーブでもよい。

【００４２】ＰＣＩバスに接続された様々な装置の間の競合の危険をなくすために、第２の書込みサイクルが開始される前に、各線はターンアラウンド・サイクルを通過しておく。 ターンアラウンド・サイクルおよび競合の詳細な説明については、本発明と同時に出願されＩＢＭ
に譲渡された"METHOD AND APPARATUS FOR PROVIDINGBAC
K-TO-BACK DATA TRANSFERS IN AN INFORMATION HANDLIN
G SYSTEM HAVING A MULTIPLEXED BUS"と題する、関連出願を参照されたい。

【００４３】ここで、図５を特に参照すると、ある読取りサイクルと別の読取りサイクルの始めのタイミング図が示されている。 第２のクロックで、マスタはＦＲＡＭ
Ｅをローにアサートする。 ＦＲＡＭＥは、第２のクロックで１クロック信号だけローのままになる。 というのは、これが単一データ・フェーズ転送だからである。 マスタによってＡＤ上にアドレス情報も供給され、読取りコマンドが第２のクロックでＣ／ＢＥ線上で送信される。

【００４４】第３のクロック・シーケンスで、ＡＤ線はターンアラウンド・サイクルに入らなければならない。
なぜなら、スレーブが、マスタが読取りを要求したデータを提供するために、第４のクロック信号中にＡＤ線の制御を得る必要があるからである。 このターンアラウンド・サイクルは、ＡＤ線に対するマスタとスレーブの間の競合をなくすために必要である。 マスタは、第３のクロックでＩＲＤＹをローにアサートし、要求されたデータを読み取る準備ができたことを示す。 第３のクロック信号で、マスタはＣ／ＢＥ線上でバイト・イネーブル信号もアサートする。

【００４５】第４のクロック信号で、スレーブはＡＤ線上でデータを提供し、ＴＲＤＹをアサートする。 バイト・イネーブル信号は依然として、ＰＣＩマスタによってＣ／ＢＥ線上でアサートされている。 第４のクロックでＩＲＤＹ信号が依然としてローなので、読み取るべきデータがスレーブからマスタに転送される。

【００４６】ＰＣＩに接続されたマスタが、ＣＰＵローカル・バスまたはシステム・バスに接続された構成要素または装置、たとえばＤＭＡ制御装置やシステム・メモリに向けたデータ転送を実行する必要があるとき、２ステップ手順を使用しなければならない。 第１のステップでは、ＰＣＩバスをＣＰＵバスまたはシステム・バスに接続するホスト・ブリッジが、ＰＣＩバス上でのデータ転送のスレーブになる。 第２のステップでは、ホスト・
ブリッジがＣＰＵローカル・バスまたはシステム・バス上での読取りサイクルまたは書込みサイクルのマスタになり、データ転送のターゲットである装置または構成要素が、ＣＰＵローカル・バスまたはシステム・バス上でのこの特定のデータ・トランザクションのスレーブになる。

【００４７】たとえば、グラフィクス制御装置７２がＤ
ＭＡ制御装置４０を書込みサイクルのターゲットにする場合、ＰＣＩホスト・ブリッジ２０が主ＰＣＩバス２２
上での書込みサイクルのスレーブになる。 次いで、書込みサイクル中に書き込むべきデータがホスト・ブリッジ２０に転送される。 次いで、ホスト・ブリッジ２０が、
ＤＭＡ制御装置４０を書込みサイクルのスレーブまたはターゲットとして、Ｓバス１６上での書込みサイクルのマスタになる。 次いで、Ｓバス１６上での書込みサイクル中に、データが再び、ホスト・ブリッジ２０からＤＭ
Ａ制御装置４０に転送される。 読取りサイクルは、ホスト・ブリッジ２０がＰＣＩバス２２上での読取りサイクルのスレーブになり、次いでＳバス１６上での読取りサイクルのマスタになってＳバス１６からＰＣＩバス２２
へのデータ転送を完了する、同様な２ステップ手順で動作する。

【００４８】さらに、Ｓバス１６上のマスタは、ＰＣＩ
バス２２上の装置へのデータ転送を開始する場合、まずホスト・ブリッジ２０をスレーブとして使用しなければならない。 次いで、ホスト・ブリッジ２０がＰＣＩバス２２上でのデータ転送のマスタになる。

【００４９】ＰＣＩネットワーク中のＰＣＩ２次ブリッジ８０より下のＰＣＩバスに接続された装置と、ＣＰＵ
ローカル・バス３４またはＳバス１６に接続された構成要素の間のデータ転送は、データが最終的にホスト・ブリッジに２０転送されるまで、ネットワークを相互に接続するＰＣＩ２次ブリッジとの間で連続データ転送を実行することによって完了しなければならない。 ＰＣＩ２
次ブリッジ８０が転送すべきデータをもつと、特定の転送が書込みサイクルである場合、上述の２ステップ手順を使用して、ＰＣＩ２次ブリッジ８０をＰＣＩバス２２
上のマスタとして使用し、かつホスト・ブリッジ２０をＰＣＩバス２２上でのスレーブおよびＳバス１６上でのマスタとしてデータ転送を完了する。

【００５０】Ｓバス１６とＰＣＩバス２２の間のデータ転送は、それらのバスが異なるバス・アーキテクチャを有するため、２ステップで完了しなければならない。 Ｃ
ＰＵローカル・バス３４とＳバス１６のバス・アーキテクチャは同じである。 ＣＰＵローカル・バス３４およびＳバス１６のバス・アーキテクチャでは、ＰＣＩバス・
アーキテクチャと異なり、データおよびアドレス情報は多重化されず、別々の線上で送信される。 これらの線上のデータおよびアドレス情報の文字列は長さ３２ビットである。

【００５１】ＣＰＵローカル・バス・アーキテクチャは、ＰＣＩバス・アーキテクチャのバイト・イネーブル信号と同じ機能を実行するバイト・イネーブル線をもつ。 したがって、ＣＰＵローカル・バス・アーキテクチャのバイト・イネーブル信号は長さ４ビットであり、データ線上のデータの特定のバイトがイネーブルされているかそれともイネーブルされていないかを示す。

【００５２】ＣＰＵローカル・バス３４およびＳバス１
６は、ＰＣＩバス２２からのＣＬＯＣＫ信号をタイミング信号として使用する。 ＣＰＵローカル・バス３４およびＳバス１６上の各タイミング信号の持続時間をバス・
サイクルと呼ぶ。

【００５３】ＰＣＩバス・アーキテクチャと異なり、Ｃ
ＰＵローカル・バス３４およびＳバス１６のデータおよびアドレス情報は別々の線上で送信される。 したがって、データ転送のターゲットであるスレーブがアドレス線上で送信されたアドレスに応答すると、データ転送をＣＰＵローカル・バス上で１バス・サイクルで完了することができる。 いくつかの３２ビット・データ列のバースト転送時に、スレーブが第１の転送に肯定応答すると、その後のデータ転送をそれぞれ単一のバス・サイクルで完了することができる。 マスタはデータ転送時に、
ＣＰＵローカル・バス上でバイト・イネーブル信号を生成する。

【００５４】図４を参照すると、第２ないし第４のクロックに示した書込みサイクルの最終ターゲットが、Ｓバス１６に接続された構成要素である場合、ホスト・ブリッジ２０が、ＰＣＩ書込みサイクルが向けられるスレーブとなる。 したがって、ホスト・ブリッジ２０は、第２
のクロックで送信されたアドレスに応答して、第３のクロックで送信されたデータをその１つの内部レジスタで受信する。 このアドレスも、その１つの内部レジスタに記憶されることになる。

【００５５】次いでホスト・ブリッジ２０は、Ｓバス１
６の制御を得ると、マスタとして働き、Ｓバス１６上で書込みサイクルを生成する。 ホスト・ブリッジ２０は第１のバス・サイクル中に、ＰＣＩ書込みサイクル中に受信した同じアドレス情報およびバイト・イネーブル信号をＳバス１６上のそれぞれの線上に転送する。 適当なスレーブがアドレス情報に応答し、この応答の後の次のバス・サイクル中にアドレス線上でデータが転送される。

【００５６】読取りサイクルまたは書込みサイクル中のＰＣＩバス上のデータは非連続データである。 非連続データとは、３２ビット・データ列内のデータのうちのイネーブルされた２つ以上のバイトが、イネーブルされていないデータのバイトによって分離されているものである。 バイト・イネーブル信号の４つのビットは、データがディスエーブルされているかどうか、したがって非連続データかどうかを示す。 表１には、４つのバイト・イネーブル・ビットの可能な各２進組合せと、各組合せが非連続データを示すかどうかを示す。

【表１】

【００５７】ＣＰＵローカル・バス３４とＳバス１６のアーキテクチャが単一のデータ転送内で非連続であるデータを転送するときは必ず、情報処理システムで誤動作が発生する。 したがって、ホスト・ブリッジ２０は、データが非連続データかどうかを判定して、そうである場合は非連続データを連続データに変換しないかぎり、データをＰＣＩバス２２からＳバス１６上に送信することができない。 本発明を実施するハードウェアはこのタスクを実行する。

【００５８】下記で説明する本発明で非連続データを連続データに変換するための方法は、ＰＣＩバス２２上での単一の非連続データ転送を、Ｓバス１６上での２つ以上の連続データ転送に分離することによるものである。
たとえば、主ＰＣＩバス２２に接続されたマスタからの非連続データがバイト・イネーブル値０１１０を有し、
マスタがこのデータを、Ｓバス１６に接続されたスレーブに書込み中の場合、ホスト・ブリッジ２０内に含まれる本発明のハードウェアは、それぞれバイト・イネーブル値１１１０および０１１１を含む２つの書込みサイクルをＳバス１６上で生成する。 これら２つの書込みサイクルのアドレスおよびデータは同じになる。 これによって、データのイネーブルされた第１および第４のバイトは転送され、データのディスエーブルされた第２および第３のバイトは転送されなくなる。

【００５９】本発明は同時に、ＣＰＵローカル・バスまたはシステム・バスに接続された８ビット装置または１
６ビット装置と、３２ビット長の文字列のデータしか転送しないＰＣＩバスに接続された装置の間での通信の問題に対処し解決する。 本発明では、この場合も、ＰＣＩ
バス上の３２ビット転送をＣＰＵローカル・バスまたはシステム上の複数のデータ転送に分解することによってこの問題を解決する。

【００６０】たとえば、主ＰＣＩバス２２に接続されたマスタからの書込みサイクルが、８ビット文字列のデータしか受け入れないＳバス１６に接続されたスレーブに向けられる場合、すべてのデータがイネーブルされていると仮定して、マスタからの３２ビット・データ列をＳ
バス１６上での４つの書込みサイクルに分割しなければならない。 ４つの転送それぞれのバイト・イネーブル信号は、データのバイトがスレーブに転送されるときに変更される。 Ｓバス１６上での第１の書込みのバイト・イネーブル信号は、データの４つのバイトがすべてイネーブルされていることを示す００００になる。 しかし、スレーブが８ビット装置なので、データの最下位バイトだけがスレーブによって受信される。 したがって、データの最下位バイトはすでにスレーブに転送されているので、本発明によれば、ホスト・ブリッジ２０中でバイト・イネーブル信号０００１を有する第２の書込みサイクルが生成される。 連続書込みサイクルでデータの各バイトが転送されるにつれて、第３の書込みサイクルのバイト・イネーブル値は００１１に、第４の書込みサイクルのバイト・イネーブル信号は０１１１に変わる。

【００６１】下記の表２に、スレーブのビット・サイズおよび特定のデータ転送のバイト・イネーブル信号に応じて、単一のデータ転送の後にＣＰＵローカル・バスまたはシステム・バス上の追加バス転送が必要であるかどうかを示す。 この表は、次のデータ転送のバイト・イネーブル値も示す。

【表２】

【００６２】ここで図６を参照すると、ホスト・ブリッジ２０内の本発明のバイト・イネーブル制御ハードウェア１００の図が示されている。 ハードウェア１００は、
ＰＣＩバス２２のＣ／ＢＥ線に接続された第１のラッチ・レジスタ１０２と、第２のラッチ・レジスタ１０４とを含む。 ラッチ・レジスタ１０４は５入力マルチプレクサ１０６に接続されている。 ラッチ・レジスタ１０４
は、それを２入力マルチプレクサ１１０に接続するための出力線１０８を有する。

【００６３】ラッチ・レジスタ１０２および１０４はそれぞれ、４ビットのデータを保持し、１つのクロック信号の４ビット値をラッチして保持する能力を有する。 ラッチ・レジスタ１０２は、ＰＣＩバス２２のＣ／ＢＥ線から、特定のデータ転送用の４ビットのバイト・イネーブル信号を受け取り、Ｓバス１６上でその特定のデータ転送が完了するまでその信号をラッチしておく。

【００６４】ラッチ・レジスタ１０４はマルチプレクサ１０６から４ビットの出力信号を受け取り、マルチプレクサ１０６が他の出力信号を生成するまでこの値を保持する。 ラッチ・レジスタ１０４は、現在の４ビット値を線１０８上でのマルチプレクサ１１０の第２の入力に出力する。 ラッチ・レジスタ１０４からの出力をlatched
byte valid（Ｌ＿ＢＶ）と呼ぶ。

【００６５】マルチプレクサ１０６は、ＰＣＩバス２２
とＳバス１６の両方上のデータ・フェーズの状況に応じてその出力上でドライブすべきものとしてその内部選択論理機構が選択する１ないし５の番号の付いた５つの入力を有する。 これらの入力はそれぞれ４ビット値である。 マルチプレクサ１０６は、ホスト・ブリッジ２０のハードウェアを介してこれらのバス上でのデータ転送の状況を受け取る。 マルチプレクサ１０６にその５つの入力をそれぞれ選択させる、ＰＣＩバス２２およびＳバス１６上のデータ・フェーズの状況は以下のとおりである。

【００６６】第１の入力−ホスト・ブリッジ２０が最初にＰＣＩバス２２上の読取りデータ転送に応答し、かつＳバス１６上でのデータ転送が完了しており、他のデータ転送を開始する準備ができているときに選択される。
第１の入力は常に、２進値"１１１１"である。

【００６７】第２の入力−ＰＣＩバス２２上で書込みデータ転送が開始するとき、Ｓバス１６上で対応する書込みデータ転送を完了するのに必要なＳバス１６上での第１のバス・サイクルが開始する前に選択される。 第２の入力は、ＰＣＩバス２２のＣ／ＢＥ線からの４ビットのバイト・イネーブル値である。

【００６８】第３の入力−Ｓバス１６上で完了すべきデータ転送が、ＰＣＩバス２２から開始された書込み動作であり、Ｓバス１６上での転送のバス・サイクルが完了したばかりのときに選択される。

【００６９】第４の入力−Ｓバス１６上で完了すべきデータ転送が読取り動作であり、Ｓバス１６上での転送のバス・サイクルが完了したばかりのときに選択される。

【００７０】第５の入力−Ｓバス１６上のどのバス・サイクルでも選択され、そのバス・サイクルが完了するまで維持される。 この入力は、ラッチ・レジスタ１０４の出力からフィードバックされる。

【００７１】マルチプレクサ１１０は、ＰＣＩバス２２
によって開始されたデータ転送が読取り動作かそれとも書込み動作かに応じて、その出力上でドライブすべきものとして選択する２つの入力を有する。 これらの入力はそれぞれ長さ４ビットである。 第１の入力はＰＣＩ読取りデータ転送時に選択され、第２の入力はＰＣＩ書込みデータ転送時に選択される。 マルチプレクサ１１０は、
ホスト・ブリッジ２０のハードウェアを介して、ＰＣＩ
バス２２とＳバス１６の両方上でのデータ転送の状況を監視する。

【００７２】マルチプレクサ１１０の出力は、Ｓバス１
６上の次のバス・サイクル中に転送すべきデータのバイト・イネーブルが非連続データであるかどうかを検出する、非連続データ検出器１１４に接続されている。 検出器１１４は、上述の表１の機能を提供するハードウェア論理機構の機能ブロックの組合せである。 したがって、
検出器１１４は、次のバス・サイクル中に転送すべきデータが非連続データかどうかを判定し、データが実際に非連続データの場合に出力線１１６上で２進"１"を生成する。 検出器１１４の出力をＮＣと呼ぶ。

【００７３】マルチプレクサ１１０の出力の４つのビットはまた、それぞれ線１１８、１２０、および１２２上の３つの別々の信号に分割される。 ２つの下位ビット、
すなわち０および１の識別番号を有するビットは、線１
２４に接続された線１１８上で出力され、線１２４はさらにＳバス１６に接続されている。 識別番号２を有するマルチプレクサ１１０の出力のビットは線１２０上に出力され、第１の２入力ＯＲゲート１２６への入力になる。 識別番号３を有するマルチプレクサ１１０の出力のビットは線１２２上に出力され、第２の２入力ＯＲゲート１２８への入力になる。

【００７４】検出器１１４のＮＣ出力も、ＯＲゲート１
２６および１２８に入力される。 ＯＲゲート１２６および１２８の出力は線１２４に接続されている。

【００７５】線１２４は、２つのＯＲゲート１２６および１２８の出力を組み合わせる、Ｓバス１６への４ビット信号ＰＢＥを送信する。 これらのビットは、マルチプレクサ１１０の出力に含まれ、０および１の番号が付いている。 この４ビット信号はＳバス１６上での現在のバス・サイクル用のバイト・イネーブル信号であり、常に連続データになる。

【００７６】検出器１１４からのＮＣ出力は、第３の２
入力ＯＲゲート１３０にも入力される。 ＯＲゲート１３
０への他方の入力は線１３４を介してバイト・イネーブル生成装置１３２に接続されている。 生成装置１３２からの線１３４上への出力をＢＳＺと呼ぶ。 ＯＲゲート１
３０は、ホスト・ブリッジ２０内の他のハードウェアに接続されたＢＣと呼ばれる出力を有する。

【００７７】生成装置１３２は、上述の表２を生成する機能を提供する既知の論理ハードウェアの一機能ブロックである。 したがって、生成装置１３２は、ＰＣＩバス２２によって開始された特定のデータ転送を完了するのにＳバス１６上で別のバス・サイクルが必要かどうかを判定し、その転送用のバイト・イネーブル信号を提供する。 生成装置１３２からの出力は、データ転送の出力先であるスレーブが８ビット装置かそれとも１６ビット装置かに依存する。

【００７８】生成装置１３２は、ＢＳ８およびＢＳ１６
と呼ばれる２つの入力線を介してＳバス１６に接続されている。 ＢＳＺ信号、ＢＳ８信号、およびＢＳ１６信号は、値０または１を有する単一ビット２進信号である。
データ転送が向けられるＳバス１６に接続されたスレーブは、データ転送の完了に応答すると、それ自体が８ビット装置かそれとも１６ビット装置かに応じて、それぞれＢＳ８またはＢＳ１６上で２進信号を送信する。 ８ビット装置でも１６ビット装置でもない場合、ＢＳ８およびＢＳ１６の値は１である。 ＢＳ８またはＢＳ１６が値０を有する場合、スレーブはそれぞれ８ビット装置または１６ビット装置であり、生成装置１３２は線１３４上でＢＳＺの値として２進１を生成する。

【００７９】ＮＣ信号またはＢＳＺ信号が値１を有する場合、ＯＲゲート１３０はＢＣ信号としてハイ値を生成する。 ハイＢＣ信号は、現在のデータ転送を完了するのに少なくとももう１つのバス・サイクルが必要であることを、ホスト・ブリッジ２０内の他のハードウェアに示す。

【００８０】生成装置１３２は、Ｓバス１６上での現在のバス・サイクル用のバイト・イネーブル信号である、
線１２４からの他の入力を有する。 生成装置１３２は、
現在のバイト・イネーブル値に基づいて次のバス・サイクル用のバイト・イネーブル値を生成する。

【００８１】生成装置１３２は、線１３６上で出力されるＮＢＥと呼ばれる第２の出力を有する。 ＮＢＥは４ビット値である。 ＮＢＥは次のバス・サイクル用のバイト・イネーブル信号の値を与えられ、あるいはスレーブが８ビット装置または１６ビット装置であるので、ＰＣＩ
バス２２によって開始されたデータ転送を完了するのにこれ以上Ｓバス１６上でのバス・サイクルが必要とされない場合には、値"１１１１"を有する。

【００８２】ＮＢＥ信号は、２入力排他ＯＲゲート（Ｘ
ＯＲ）１３８と２入力反転排他ＯＲゲート（ＮＸＯＲ）
１４０への一方の入力である。 ＸＯＲゲート１３８とＮ
ＸＯＲゲート１４０への他方の入力は、線１４２を介してＸＯＲゲート１３８およびＮＸＯＲゲート１４０に接続された、線１２４からのＳバス１６上での現在のバス・サイクル用のバイト・イネーブル信号の値である。

【００８３】ＸＯＲゲート１３８の出力は、第４の２入力ＯＲゲート１４４の一方の入力に接続されている。 Ｎ
ＸＯＲゲート１４０の出力は、２入力ＡＮＤゲート１４
６の一方の入力に接続されている。 ＯＲゲート１４４とＡＮＤゲート１４６への他方の入力は、線１４８を介してフィードバックされるラッチ・レジスタ１０４の出力である。 ＯＲゲート１４４の出力は、マルチプレクサ１
０６の第３の入力に接続されている。 ＡＮＤゲート１４
６の出力はマルチプレクサ１０６の第４の入力に接続されている。

【００８４】ラッチ・レジスタ１０４からの出力は、線１４８を介して第２の２入力ＮＸＯＲゲート１５０、４
入力ＡＮＤゲート１５２、および比較機構１５４にも接続されている。 ＡＮＤゲート１５２の４つの入力は、ラッチ・レジスタ１０４からのＬ＿ＢＶ信号の４つのビットである。 ＡＮＤゲート１５２の出力はホスト・ブリッジ２０内の他のハードウェアに出力され、ＰＣＩバス２
２によって開始された書込みサイクルがいつＳバス１６
上で完了したかを示す。 この出力はＷ＿ＤＯＮＥと呼ばれ、活動化されると２進１になる。

【００８５】ＮＸＯＲゲート１５０への他方の入力はラッチ・レジスタ１０２の出力である。 この場合も、この出力はＰＣＩバス２２上で開始されたデータ転送からのバイト・イネーブル信号の値である。 この値は、Ｓバス１６上でデータ転送が完了するまで一定のままである。
ＮＸＯＲゲートの出力は、マルチプレクサ１１０の第１
の入力に接続されている。

【００８６】ラッチ・レジスタ１０２からの出力は比較機構１５４にも接続されている。 比較機構１５４はこの値を、線１４８を介して受け取ったＬ＿ＢＶ値と比較する。 これら２つの値が等しいとき、比較機構１５４は、
ホスト・ブリッジ２０内の他のハードウェアに接続された出力上で２進１を生成する。 この出力はＲ＿ＤＯＮＥ
と呼ばれ、ＰＣＩバス２２によって開始された読取りデータ転送がいつＳバス１６上で完了したかを示す。

【００８７】ハードウェア１００の動作は、ＰＣＩバス２２（ＰＣＩマスタ）に接続されたマスタによって開始されたデータ転送が読取り転送かそれとも書込み転送かに応じて異なる。 読取り転送時の動作では、ＰＣＩマスタがＰＣＩバス２２上でＳバス１６をターゲットとする読取りサイクルを開始し、ホスト・ブリッジ２０がスレーブとして応答する。 ＰＣＩマスタからのバイト・イネーブル信号がラッチ１０２内にラッチされ、比較機構１
５４およびＮＸＯＲゲート１５０に入力される。

【００８８】Ｓバス１６上での読取り転送がまだ開始していないので、マルチプレクサ１０６は４ビット２進値"１１１１"である第１の入力を出力する。 この値は次いで、ラッチ・レジスタ１０４内にラッチされ、線１４
８上でＬ＿ＢＶ信号としてＮＸＯＲ１５０に出力される。

【００８９】ＮＸＯＲゲート１５０は次いで、ラッチ・
レジスタ１０２にラッチされたＰＣＩバス２２からのバイト・イネーブル信号とＬ＿ＢＶの値の反転排他ＯＲ組合せに基づいて４ビットの出力値を生成する。 現在の転送が読取り動作なので、マルチプレクサ１１０は、データ転送全体にわたってマルチプレクサ１１０自体の出力上でドライブすべきＮＸＯＲゲート１５０からの出力を選択する。

【００９０】検出器１１４は次いで、マルチプレクサ１
１０からの出力が非連続かどうかを判定し、そうである場合は出力信号ＮＣを値２進１にドライブすることによって該信号を線１１６上で活動化する。 ＮＣが活動化されると、ＯＲゲート１２６および１２８の出力はハイになり、線１２４上のＰＢＥ信号のビット番号２および３
を論理１にする。 したがって、ＰＢＥは常に連続データになる。 上述のように、ＰＢＥのビット番号０および１
の値は、マルチプレクサ１１０の出力のビット番号０および１にすぎない。

【００９１】ＰＢＥ信号は次いで、線１２４上で現在のバス・サイクル用のバイト・イネーブル信号としてＳバス１６に送信される。 読取り転送の出力先であるＳバス１６に接続されたスレーブは、データ転送に肯定応答するとき、ＢＳ８線またはＢＳ１６線上で２進０を生成し、スレーブ自体がそれぞれ８ビット装置または１６ビット装置であることを示すことができる。 生成装置１３
２は、ＢＳ８、ＢＳ１６、およびＰＢＥ信号の値に基づいて、上述の表２に従って線１３６上でＮＢＥ信号を生成する。

【００９２】ＢＳ８またはＢＳ１６が２進０にイネーブルされ、データ転送を完了するのにＳバス１６上でもう１つのバス・サイクルが必要であると生成装置１３２が判定した場合、生成装置１３２は線１３４上でＢＳＺ信号として２進ハイ信号を生成する。 これによって、ＯＲ
ゲート１３０は、データ転送を完了するのにもう１つのバス・サイクルが必要であることをホスト・ブリッジ２
０内の他のハードウェアに示すＢＣのハイ信号を生成する。 同様に、検出器１１４が線１１６でＮＣのハイ値を生成する場合、ＯＲゲート１３０は、ＢＣを、データ転送を完了するのにもう１つのバス・サイクルが必要であることを示す２進ハイ値にドライブする。

【００９３】ＮＢＥ信号が生成されると、線１４２からのＰＢＥ信号と共にＮＸＯＲゲート１４０に入力される。 ＮＸＯＲゲート１４０によって出力される４ビット２進値は、ラッチ・レジスタ１０４の出力のフィードバック信号と共にＡＮＤゲート１４６に入力される。 ＡＮ
Ｄゲート１４６はこれら２つの信号に対して論理ＡＮＤ
演算を実行し、マルチプレクサ１０６の第４の入力に接続された結果を出力する。 この転送が読取りデータ転送であり、Ｓバス１６上でのデータ転送の第１のバス・サイクルが完了しているので、マルチプレクサ１０６は出力上でドライブすべき第４の入力を選択する。

【００９４】マルチプレクサ１０６からのこの新しい出力はラッチ・レジスタ１０４内にラッチされ、次のＬ＿
ＢＶ信号になる。 この新しいＬ＿ＢＶ信号に対してプロセスが繰り返される。

【００９５】ＰＣＩバス２２のＣ／ＢＥ線からのバイト・イネーブル信号によって示されるすべてのデータが転送されるまで、Ｌ＿ＢＶの新しい値のそれぞれについてこのプロセスが引き続き繰り返される。 これが行われるとき、Ｌ＿ＢＶ値はＰＣＩバス２２からのバイト・イネーブル信号に等しくなる。 これらの信号は共に、常に比較機構１５４に入力され、それらの信号が等しいとき、
比較機構１５４は、Ｒ＿ＤＯＮＥをハイに活動化して、
データ転送が完了したことをＳバス１６およびホスト・
ブリッジ２０に示す。 これが行われるとき、Ｓバス１６
に接続されたスレーブからすべてのデータが読み取られる。

【００９６】書込み転送時のバイト・イネーブル・ハードウェア１００の動作は、いくつかの点で読取り転送時の動作とは異なる。 ＰＣＩバス２２に接続されたマスタはまず、Ｓバス１６をターゲットとする書込みサイクルを開始する。 ＰＣＩバス２２からのバイト・イネーブル信号はマルチプレクサ１０６の第２の入力に入力される。 データ転送の第１のバス・サイクルがＳバス１６上で開始されておらず、かつこの動作が読取り動作なので、マルチプレクサ１０６は出力上でドライブすべき第２の入力上の信号を選択する。 したがって、ラッチ１０
４はＰＣＩバス２２からのバイト・イネーブル信号の値をラッチし、これらの信号はＬ＿ＢＶの値になる。

【００９７】この転送が書込み転送なので、マルチプレクサ１１０は出力上でドライブすべき第２の入力上の信号を選択する。 この信号はＬ＿ＢＶである。 Ｌ＿ＢＶは次いで、検出器１１４に出力され、線１１８、１２０、
および１２２上に分割される。 検出器１１４ならびにＯ
Ｒゲート１２６および１２８は、読取り動作に提供するのと同じ機能を提供する。 すなわち、Ｓバス１６上でＰ
ＢＥ信号を生成して、該信号が連続データになるようにする。 同様に、生成装置１３２、ＢＳ８、およびＢＳ１
６は、読取り転送の場合と同様に動作してＮＢＥ信号を生成し、ＯＲゲート１３０はＢＣ信号を生成する同じ機能を提供する。

【００９８】生成装置１３２がＮＢＥ信号を生成すると、該信号はＰＢＥ信号と共に、線１３６を介してＸＯ
Ｒゲート１３８に入力される。 ＸＯＲゲート１３８はＰ
ＢＥ信号およびＮＢＥ信号に対して排他ＯＲ演算を実行し、結果をＯＲゲート１４４の入力に出力する。 ＯＲゲート１４４は、フィードバック線１４８を介して、Ｌ＿
ＢＶ信号である入力信号も受け取る。 ＯＲゲート１４４
は、それに入力された２つの信号に対してＯＲ演算を実行し、結果をマルチプレクサ１０６の第３の入力に出力する。

【００９９】現在のデータ転送が書込み動作であり、Ｓ
バス１６上でのデータ転送の第１のバス・サイクルが完了しているので、マルチプレクサ１０６は出力上で送信すべき第３の入力上の信号を選択する。 マルチプレクサ番号１０６の出力がラッチ・レジスタ１０４内にラッチされ、Ｌ＿ＢＶの新しい値になる。

【０１００】Ｌ＿ＢＶのこの新しい値は次いでマルチプレクサ１１０の第２の入力に入力され、プロセス全体が繰り返される。 プロセスは、Ｌ＿ＢＶの値が"１１１１"
に等しい２進値をもつようになるまで繰り返される。 このようになると、すべてのデータがＰＣＩバス２２から、Ｓバス１６に接続されたスレーブに転送されたことになる。

【０１０１】Ｌ＿ＢＶが"１１１１"に等しくなると、Ａ
ＮＤゲート１５２がＷ＿ＤＯＮＥを活動化する。 これは、データ転送が完了したことをＳバス１６および該バス１６に接続されたスレーブに示す。

【０１０２】"０１００"に等しいＰＣＩバス２２からのバイト・イネーブル信号が８ビット・スレーブに出力される書込み動作時のハードウェア１００の動作の一例を以下に示す。

【０１０３】バイト・イネーブル信号"０１００"がマルチプレクサ１０６の第２の入力に送信される。 マルチプレクサ１０６は、これと同じ信号をラッチ・レジスタ１
０４に出力し、該レジスタ１０４は"０１００"に等しいＬ＿ＢＶ信号を出力する。 マルチプレクサ１１０はこの信号を入力して検出器１１４に出力する。

【０１０４】検出器１１４は、Ｌ＿ＢＶが非連続データであると判定し、ＮＣとして信号１を出力する。 ＮＣが１に等しいので、ＯＲゲート１２６および１２８は線１
２４上のＰＢＥを"１１００"に等しくする。 この信号はＳバス１６上で、第１のバス・サイクル用のバイト・イネーブル信号として送信される。

【０１０５】書込みが出力されるスレーブはＢＳ８上のロー信号で応答し、該信号によって生成装置１３２はＮ
ＢＥ信号"１１０１"を生成する。 これは、第１のバス・
サイクル中に、ＰＢＥ信号のビット番号０に対応するデータだけが転送されたからである。 生成装置１３２はＢ
ＳＺもハイにする。 ＢＳＺとハイＮＣ信号とによって、
ＯＲゲート１３０は、少なくとももう１つのバス・サイクルが転送を完了する必要があることを示すハイ信号をＢＣ上で生成する。

【０１０６】ＰＢＥおよびＮＢＥはＸＯＲゲート１３８
に入力される。 ＸＯＲゲート１３８は排他ＯＲ演算を実行し、"０００１"に等しい出力を生成する。 ＯＲゲート１４４は次いで、ＸＯＲゲートからの出力とラッチ１０
４からのフィードバック値を入力としてＯＲ演算を実行する。 この演算の結果は"０１０１"である。 "０１０１"
はマルチプレクサ１０６の第３の入力に送られ、マルチプレクサ１０６からラッチ・レジスタ１０４に出力される。 これで、この値がＬ＿ＢＶ用の値になる。

【０１０７】したがって、"０１０１"はマルチプレクサ１１０の第２の入力を介して検出器１１４に送られ、検出器１１４は再び、この値が非連続データであると判定して、ＮＣを１に等しくする。 これによって、ＯＲゲート１２６および１２８ならびに線１１８は、Ｓバス１６
上での第２のバス・サイクル用の"１１０１"に等しいＰ
ＢＥを線１２４上で生成する。 また、ＮＣ信号によって、ＯＲゲート１３０は、ＢＣ信号をイネーブルして、
データ転送を完了するのにさらにもう１つのバス・サイクルが必要であることをホスト・ブリッジ２０に示す。
第２のバス・サイクル中に、バイト・イネーブル信号Ｐ
ＢＥのビット番号２に対応するデータのバイトがスレーブに転送される。

【０１０８】スレーブは再び、ＢＳ８上でロー信号で応答する。 したがって、生成装置１３２は表２に従って、
ＢＳＺ信号を活動化せずに線１３６上でＮＢＥ信号"１
１１１"を生成する。

【０１０９】この値は、ＰＢＥの値と共にＸＯＲゲート１３８に入力される。 したがって、ＸＯＲゲート１３８
は出力"００１０"を生成し、該出力はフィードバック線１４８を介して、Ｌ＿ＢＶの現在の値と共にＯＲゲート１４４に入力される。 ＯＲゲート１４４は、"０１１１"
に等しい値をマルチプレクサ１０６の第３の入力に出力することによって応答する。 この値がＬ＿ＢＶの新しい値になる。

【０１１０】検出器１１４は、Ｌ＿ＢＶの新しい値が連続データであると判断し、ＮＣをイネーブルしない。 したがって、Ｌ＿ＢＶの値は単に、ＯＲゲート１２６および１２８の影響を受けず、ＰＢＥの新しい値として線１
２４上に送られる。 次いで、ＰＢＥの現在の値、すなわち"０１１１"に等しいバイト・イネーブル信号によってデータ転送を完了する第３のバス・サイクルがＳバス１
６上で生成される。

【０１１１】スレーブはＢＳ８を活動化することによって応答する。 しかし、生成装置１３２はＢＳＺ信号を活動化せず、再び線１３６上でＮＢＥ用の値"１１１１"を生成する。 ＸＯＲゲート１３８およびＯＲゲート１４４
によって実行される論理演算の最終出力は現在"１１１
１"であり、マルチプレクサ１０６の第３の入力に入力され、ラッチ・レジスタ１０４に出力される。したがって、Ｌ＿ＢＶの値は"１１１１"になり、これによってＡ
ＮＤゲート１５２は、データ転送を終了するＷ＿ＤＯＮ
Ｅのハイ信号を生成する。

【０１１２】上述の例が読取りデータ転送であった場合、ＰＢＥ用の同じバイト・イネーブル値がＳバス１６
上でのバス・サイクルに使用される。 しかし、上述のように、これらの値は異なる方法で導かれる。 これは、ハードウェア１００中の書込み「論理経路」ではなく読取り「論理経路」が使用されるからである。

【０１１３】まとめとして、本発明の構成に関して以下の事項を開示する。

【０１１４】（１）中央演算処理装置と、前記中央演算処理装置に接続されたシステム・バスと、周辺装置をそれ自体に接続するための周辺バスと、前記システム・バス上で送信すべきデータ列が非連続データ列かどうかを検出し、前記データ列が非連続データ列の場合、前記データを前記システム・バス上で送信する前に、前記データ列を複数の連続データ列に変換しておく論理ネットワークを有する、前記システム・バスを前記周辺バスに接続するためのホスト・ブリッジとを備えることを特徴とする情報処理システム。 （２）前記論理ネットワークが前記ホスト・ブリッジ内のハードウェアであることを特徴とする、上記（１）に記載の情報処理システム。 （３）前記論理ネットワークが、前記データ列を送受信するシステム・バスに接続されたスレーブのビット・サイズに基づいて前記データ列用の複数のイネーブル信号を生成する、生成装置を含むことを特徴とする、上記（１）に記載の情報処理システム。 （４）前記論理ネットワークが、書込み転送時に前記データ列を前記複数の連続データ列に変換するための第１
の論理経路と、読取り転送時に前記データ列を前記複数の連続データ列に変換するための第２の論理経路とを含むことを特徴とする、上記（３）に記載の情報処理システム。 （５）前記論理ネットワークが、前記第１の論理経路または前記第２の論理経路を選択するための少なくとも１
つのマルチプレクサを含むことを特徴とする、上記（４）に記載の情報処システム。 （６）前記イネーブル信号が、書込み転送時には前記第１の論理経路によって、かつ読取り転送時には前記第２
の論理経路によって、前記複数の連続データ列を得るように処理されることを特徴とする、上記（５）に記載の情報処理システム。 （７）前記周辺バスがＰＣＩバスであることを特徴とする、上記（１）に記載の情報処理システム。 （８）前記周辺バスが多重化バスであることを特徴とする、上記（１）に記載の情報処理システム。 （９）前記周辺バスに接続された周辺装置が、前記システム・バス上で前記データ列の前記送信を開始することを特徴とする、上記（１）に記載の情報処理システム。 （１０）複数の前記連続データ列がそれぞれ、前記連続データ列と前記システム上のバス・サイクルが１対１で対応するように前記システム上で連続的に送信されることを特徴とする、上記（１）に記載の情報処理システム。 （１１）情報処理システムにおいて、周辺バスに接続された周辺装置とシステム・バスに接続された構成要素の間で非連続データを転送する方法であって、中央演算処理装置を提供するステップと、前記中央演算処理装置に接続されたシステム・バスを提供するステップと、周辺装置をそれ自体に接続するための周辺バスを提供するステップと、前記システム・バスを前記周辺バスに接続するステップと、前記システム・バス上で送信すべきデータ列が非連続データ列かどうかを検出するステップと、
前記データが非連続データの場合、前記データ列を複数の連続データ列に変換するステップと、前記システム・
バス上で前記複数の前記連続データ列をそれぞれ送信するステップとを含むことを特徴とする方法。 （１２）前記連続データ列を送信または受信するシステム・バスに接続されたスレーブのビット・サイズに基づいて前記連続データ列のそれぞれ用のイネーブル信号を生成する追加ステップを含むことを特徴とする、上記（１１）に記載の方法。 （１３）前記周辺バスがＰＣＩバスであることを特徴とする、上記（１１）に記載の情報処理システム。 （１４）前記周辺バスが多重化バスであることを特徴とする、上記（１１）に記載の情報処理システム。 （１５）情報処理システムにおいてシステム・バスを周辺バスに接続するためのホスト・ブリッジであって、前記システム・バスから前記周辺バスに、あるいは前記周辺バスから前記システム・バスに転送すべきデータ列が非連続データ列かどうかを判定するための検出器と、前記データ列を複数の連続データ列に変換し、システム・
バスの連続サイクル中に前記システム・バス上で前記連続データ列を送信するための論理ネットワークと、前記データ列の転送でのスレーブである前記情報処理システムの構成要素のビット・サイズに基づいて前記複数の連続データ列のそれぞれ用のイネーブル信号を得るための生成装置とを備えることを特徴とするホスト・ブリッジ。 （１６）前記周辺バスがＰＣＩバスであることを特徴とする、上記（１４）に記載のホスト・ブリッジ。 （１７）前記周辺バスが多重化バスであることを特徴とする、上記（１４）に記載のホスト・ブリッジ。

【０１１５】

【発明の効果】したがって、情報処理システム中の異なるバス・アーキテクチャの間で正確かつ完全な通信を提供する方法および装置が提供される。

【図面の簡単な説明】

【図１】複数のバスを含む情報処理システムの概略図である。

【図２】複数のバスを含む情報処理システムの概略図である。

【図３】複数のバスを含む情報処理システムの概略図である。

【図４】ＰＣＩバス上での２つの連続書込みサイクルのタイミング図である。

【図５】ＰＣＩバス上での２つの連続読取りサイクルのタイミング図である。

【図６】ホスト・ブリッジ内のバイト・イネーブル制御ハードウェアの論理図である。

【符号の説明】

１６ Ｓバス ２０ ＰＣＩホスト・ブリッジ ２２ ＰＣＩバス ３４ ＣＰＵローカル・バス ４０ ＤＭＡ制御装置 ７２ グラフィクス制御装置 ８０ ＰＣＩ２次ブリッジ １００ ハードウェア １０２ ラッチ・レジスタ １０６ マルチプレクサ １１４ 検出器 １１６ 出力線 １２６ ＯＲゲート １３２ バイト・イネーブル生成装置 １３８ ２入力排他ＯＲゲート １４０ ２入力反転排他ＯＲゲート