【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にコンピュータ装置の入力／出力（Ｉ／Ｏ）デバイス・インタフェースに関し、より特定すれば、コンピュータＩ／Ｏバスに関する。

【０００２】

【従来の技術】通信インタフェースまたは入出力バスは別個の装置、たとえばプロセッサ、メモリ、周辺装置などを相互接続するためにコンピュータ・システム内で一般に使用される。 標準規格化したインタフェース、たとえばＩＳＡ、ＥＩＳＡ、ＭＣＡ（マイクロチャネル・アーキテクチャ・バス）などが、コンピュータシステム内で旧くから使用され、異なるプラットホーム間でまた異なるプロセッサ世代間で共通したＩ／Ｏ基板インタフェースを提供してきた。 しかしこれらのインタフェースに関して多数の問題が存在している。

【０００３】これらの従来技術のインタフェースにおける重要な問題はコストについてである。 多くの性能重視の周辺装置がマザーボード（本体基板）上に移行しつつあり、プロセッサに近付くことの性能面での利点と最短相互接続距離だけではなく、高度な集積によるコストおよび空間占有面での利点にも貢献している。 しかし、得られるコストと占有空間の節約との完全な統合は、標準的な部材間の相互接続および各種のプロセッサや周辺装置をバスに接続するための「接続論理」の欠如により障害されている。

【０００４】従来技術のインタフェースによる別の問題は性能面での制約についてである。 標準的なＩ／Ｏ拡張バスは、高性能装置、特にグラフィック装置や光ファイバーによるＬＡＮ（構内情報交換通信網）のような将来的な通信装置に見られる一般的なアクセスの可能性と厳しい帯域幅の制約のため性能的に限界がある。

【０００５】さらに、集積度が高まるほど、性能面で重要とされる周辺装置制御装置がプロセッサ寄りへと移行し、「プロセッサの単調極まる作業」に曝すため負担が大きい。 言い換えれば、これらの部材がプロセッサのバス周波数、バス幅、バス手順（たとえばバースト転送など）や信号規格（たとえば３ボルト）の頻繁な変更に追従するよう強制されることになる。 不必要にこれらの周辺装置に単純作業を強いることでシステムのコストが増大し最新のシステムの利用が遅滞する。

【０００６】従来技術のインタフェースによるさらに別の問題は信頼性である。 コンピュータ業界が分散処理に向って移行しつつあるため、クライアント・システムは分散システム内で信頼性面の負担（弱い結合）となり、
従来は大型サーバシステムに限られていた信頼性と故障封じ込めのさまざまな水準を提供するように強制されることとなる。

【０００７】

【発明が解決しようとする課題】前述の従来技術における制約を克服するため、および本発明の明細書を熟読し理解するにつれて明らかとなるであろうその他の制約を克服するため、本発明は第１のポートがＰＣＩバスとインタフェースし第２のポートがＲＡＭＢＵＳチャネルとインタフェースするような２重ポート・プロセッサアーキテクチャを開示する。

【０００８】

【課題を解決するための手段】上記目的を達成するために、本発明のコンピュータ・システムは第１と第２のポートを有するプロセッサと、前記プロセッサの前記第１
のポートおよびメモリ・アレイへ接続し、これらの間で電気信号を通信するためのＲＡＭＵＢＵＳ（ランダムアクセス・メモリ・バス）チャネルと、前記プロセッサの前記第２のポートおよび１つまたはそれ以上の電子装置へ接続し、これらの間で電気信号を通信するためのＰＣ
Ｉ（周辺機器相互接続）バスとを備える。

【０００９】

【実施例】以下の好適実施例の詳細な説明においては本発明を実現し得る特定の実施例の図示を行ない本明細書の一部をなす添付の図面を参照する。 本発明の範囲を逸脱することなくその他の実施例を使用しまた構造的変化を成しうることは理解すべきである。 図面においては同等の部材はおなじ参照番号が割り当ててある。

【００１０】 序本出願ではＰＣＩ（Peripheral Component Interconnec
t ）と称するコンピュータシステム用インタフェースまたはバスにおける発明の幾つかの特徴を詳述する。 ＰＣ
Ｉバスについてのより詳細な解説は本出願でも参照に含めている文書の、「ＰＣＩバス第１版仕様書」１９９２
年６月２２日（Peripheral Component Interconnect (P
CI), Revision 1.0 Specification, June 22, 1992）で利用できる。

【００１１】ＰＣＩバスは高集積周辺装置制御装置部材とプロセッサ／メモリ・システム間で使用することを目的とする物理的相互接続装置である。 ＰＣＩバスは、Ｉ
ＳＡ、ＥＩＳＡ、またはＭＣＡバスが基板レベルで標準インタフェースとなっている以上に部材レベルでの標準インタフェースを意図している。 ＩＳＡ、ＥＩＳＡ、Ｍ
ＣＡバスが異なるプラットホームと異なるプロセッサ世代にわたって共通のＩ／Ｏボードを提供しているように、ＰＣＩバスは異なるプラットホームと異なるプロセッサ世代にわたり共通のＩ／Ｏ部材インタフェースとなるべく意図している。

【００１２】ＰＣＩバスの使用は広範囲のＩ／Ｏ部材が「接合」論理すなわち部材の直接的相互接続なしに直接接続可能なローカルバスの標準化を企図している。 異なる部材の相互接続の目標は幾つかの利点を有する： ＊ＡＳＩＣ（特定用途向け集積回路）およびその他のＶ
ＬＳＩ装置の範囲内の電気的駆動回路および周波数仕様、 ＊少ない部品点数と、少ない電源容量と、高密度パッケージ化によるコストの減少と信頼性の向上、 ＊高速ローカルバスによる性能面の利点、 ＊プロセッサ／メモリの作業と切り離したシステムＩ／
Ｏコアの設計、これによって複数世代にわたるプロセッサ／メモリ技術に対応可能、 ＊共通の物理インタフェースによる広範囲なＩ／Ｏ機能を提供する制御可能な手順。

【００１３】 ＰＣＩバス「常時オン」手順 ＰＣＩ仕様では常に（衝突回避に必要な周回クロックを除き）バスがこれに接続した幾つかの装置により論理値１または０に能動的に駆動されることを保障するバス手順機構を提供する。 バスに接続してあるすべての装置が仕様に準拠している限り、バスは長時間にわたり浮動することはなくなり、これによりシステム設計者は他のバスで通常必要とされるプルアップ抵抗を排除することが出来るようになる。

【００１４】信号が常に駆動されることを保障しないバスにおけるプルアップ抵抗の排除は切り換え域値電圧付近でのバス浮動の危険に曝される。 これにより特にＣＭ
ＯＳ装置では電力消費および雑音が増加する。 本発明はこれらの問題を回避しつつ尚且つプルアップ抵抗を排除するための手段を提供し、これによりコストの低減、プリント配線基板上の空間の節約、ならびに電力要求の減少を実現する。

【００１５】 ＲＡＭＢＵＳチャネル手順 ＲＡＭＢＵＳ仕様はダイナミック・ランダムアクセス・
メモリ（ＤＲＡＭ）構造と高速部材のインタフェースを提供する。 ＲＡＭＢＵＳチャネルはメモリ・サブシステムを相互接続するために使用する狭く高速の２５０ＭＨ
ｚバスである。 １つまたはそれ以上のＤＲＡＭを単一のＲＡＭＢＵＳチャネルに接続して完全なメモリ・サブシステムを構成することが出来る。 ＲＡＭＢＵＳチャネルを使用すると、単一のＲＡＭＢＵＳ上のＤＲＡＭはプロセッサまたはその他の装置へ毎秒５００メガバイトの速度でデータを供給できる。

【００１６】ＲＡＭＢＵＳチャネルは１６本の信号線と１１本の電力ピンからなり、装置間の要求、読み込み、
書き込みパケットを転送するために使用する９本のＢＵ
ＳＤＡＴＡ（バスデータ）信号線と、装置間のフレーミングおよび確認（ＡＣＫ）パケットに用いるＢＵＳＣＴ
ＲＬ（バス制御）信号線と、ＲＡＭＢＵＳチャネルをオンにするために使用する制御信号であるＢＵＳＥＮＡＢ
ＬＥ（バスイネーブル）信号線と、送信および受信クロック両方を提供する２本のＣＬＯＣＫ（クロック）信号線と、チャネルの電圧基準を提供するＶＲＥＦ（基準電圧）信号線と、デージーチェーンの初期化用ＴＴＬ水準信号を提供するＳＩＮおよびＳＯＵＴ信号線とを含む。

【００１７】 システムの説明図１はＰＣＩバス１０を使用する構成例のブロック図である。 プロセッサ１２はＰＣＩバス１０に接続してあり、オーディオボード１４、ビデオボード１６、モニタ２０用ビデオグラフィックス制御装置１８、ＳＣＳＩ周辺装置２２、ＬＡＮインタフェース２４、およびその他のＩ／Ｏ装置２６などの周辺機器も同様である。 ブリッジ・インタフェース論理回路２８はＰＣＩバス１０を標準拡張バス３０に接続し、各種拡張Ｉ／Ｏボード３２、
３４でこれらの間のアクセスを提供する。 この構成例が何らかの特定の構造上の制約を伴うことを意図していないことは当業者には理解されよう。

【００１８】本発明において、プロセッサ１２はメモリまたはＩ／Ｏアドレス空間内のどこかに配置してある周辺装置へＰＣＩバス１０を介して直接アクセスすることが出来る。 ＰＣＩバス１０に接続している部材は、マスタ、スレーブ、またはマスタとスレーブの組み合わせ、
の３種類のクラスのいずれかに属する。 これらの部材が全てＰＣＩ仕様に適合しているとすれば、ＰＣＩバス１
０はＶＬＳＩ相互接続となり、「結合」論理は必要でなくなる。 しかし、ＰＣＩ仕様に準拠していないバスに部材を接続する必要がある場合には、特化した論理装置を用いてＰＣＩバスへの接続を行なうことが出来る。

【００１９】 信号の定義図２は本発明によるＰＣＩバスの信号定義を示したものである。 ＰＣＩバスはデータ、アドレシング、インタフェース制御、調停（アービトレーション）、およびシステム機能を取り扱うために、スレーブのみの装置で最低４５ピン、マスタのみの装置またはマスタとスレーブの組み合わせ装置では最低４７ピンを必要とする。 任意選択のエラー報告にはさらに２本のピンを必要とする。 図２のピンは機能グループ別に図示してあり、左側には必要なピン、また右側には任意選択ピンを配置してある。
図２の信号における方向指示はマスタとスレーブの組み合わせ装置を想定している。

【００２０】選択した信号のサブセットを以下で詳細に説明する。 その他の信号についてのさらなる情報は、本出願でも参照に含めている文書の、「ＰＣＩバス第１版仕様書」１９９２年６月２２日（Peripheral Component
Interconnect (PCI), Revision 1.0 Specification, J
une 22, 1992）で利用できる。

【００２１】信号名には幾つかの規則が存在する： １． 信号名の末尾についている記号＃は、その信号が低電圧の場合にオン状態が発生することを示し、それ以外では高電圧で信号がオンになる。 ２． 記号「（ｉｎ）」は標準入力のみの信号を表わす。 ３． 記号「（ｏｕｔ）」はトーテムポール型出力すなわち標準能動駆動回路を表わす。 ４． 記号「（ｔ／ｓ）」は三状態信号すなわち双方向、
３状態、入出力信号を表わす。 ５． 記号「（ｓ／ｔ／ｓ）」は一度に１つのエージェントが所有し駆動することの出来る低電位でオンになる３
状態信号を表わす。 （ｓ／ｔ／ｓ）信号を低電位にするエージェントはこれがフロート状態になる少なくとも１
クロック前に高電位にする必要がある。 新しいエージェントは直前の所有者が（ｓ／ｔ／ｓ）信号を３状態にしてから１クロック周期より以前に信号の駆動を開始することは出来ない。 別のエージェントが駆動するまで非活動状態を維持するためにプルアップが必要であり、中央資源が提供しなければならない。

【００２２】 システム信号 ＣＬＫ（ｉｎ） ＣＬＫ（クロック）信号はＰＣＩバス上の全てのトランザクションにタイミングを提供し、あらゆる装置への入力となる。 これ以外の全てのＰＣＩバス信号はＣＬＫ信号の立ち上がり端でサンプリングされ、またこれ以外の全てのタイミング・パラメータは立ち上がり端に対して定義される。 ＰＣＩバスはＣＬＫ信号の広い周波数範囲にわたって動作するものと期待されている。

【００２３】ＡＤ［３１：：００］ （ｔ／ｓ） ＡＤ（アドレスおよびデータ）信号はＰＣＩバス上の同一ピンで多重化される。 トランザクションの第１のクロックの間、ＡＤ信号は３２ビット幅のターゲット装置アドレスを含む。 これ以降のクロック周期の間、ＡＤ信号は４バイトまでのデータを含む。

【００２４】 Ｃ／ＢＥ＃［３：：０］ （ｔ／ｓ） Ｃ／ＢＥ（バスコマンドおよびバイト・イネーブル）信号はＰＣＩバス上の同一ピンで多重化される。 トランザクションのアドレス相の間、Ｃ／ＢＥ＃信号はバスコマンドを定義する。 トランザクションのデータ相の間、Ｃ
／ＢＥ＃信号は３２ＡＤ信号の［バイト・イネーブル］
として使用される。 バイト・イネーブルはＡＤ信号のどのバイトの組が、すなわち８ビットのグループが意味のあるデータを保持しているかを決定する。 たとえば、Ｃ
／ＢＥ＃［０］信号はＡＤ信号のバイト０に対応し、Ｃ
／ＢＥ＃［３］信号はＡＤ信号のバイト３に対応する。

【００２５】ＰＡＲ （ｔ／ｓ） ＰＡＲ（パリティ）信号はＡＤ［３１：：００］およびＣ／ＢＥ＃［３：：０］にわたる偶数パリティである。
パリティの生成はあらゆるＰＣＩエージェントに要求されている。 マスタはアドレスおよびデータ書き込み相の間ＰＡＲを駆動する、ターゲットはデータ読み込み相の間ＰＡＲを駆動する。

【００２６】

【インタフェース制御信号】

ＦＲＡＭＥ＃ （ｔ／ｓ） ＦＲＡＭＥ＃（周期フレーム）信号は現在のマスタ装置が駆動しアクセスの開始と持続を表わす。 バストランザクションを開始することを表わすためにＦＲＡＭＥ＃信号を発行する。 ＦＲＡＭＥ＃信号が発行されている間、
データ転送が継続する。 ＦＲＡＭＥ＃信号の発行を停止すると、トランザクションは最終データ相となる。

【００２７】ＴＲＤＹ＃ （ｓ／ｔ／ｓ） ＴＲＤＹ＃（ターゲット準備完了）信号はターゲット装置がトランザクションの現在のデータ相を完了し得る能力を表わす。 ＴＲＤＹ＃信号は後述するＩＲＤＹ＃信号と組み合わせて使用する。 データ相はＴＲＤＹ＃とＩＲ
ＤＹ＃両方の信号が発行されるどのクロックでも完了する。 読み込み中の場合ＴＲＤＹ＃信号は有効データがＡ
Ｄ信号中に存在することを示す。 書き込み中の場合ＴＲ
ＤＹ＃信号はターゲット装置がデータ受信の準備を完了したことを示す。 ＩＲＤＹ＃とＴＲＤＹ＃両方の信号がどちらも発行されるまで待機サイクルが挿入される。

【００２８】ＩＲＤＹ＃ （ｓ／ｔ／ｓ） ＩＲＤＹ＃（イニシエータ準備完了）信号はイニシエータとなるエージェント（マスタ装置）がトランザクションの現在のデータ相を完了し得る能力を表わす。 ＩＲＤ
Ｙ＃信号はＴＲＤＹ＃信号と組み合わせて使用する。 データ相はＴＲＤＹ＃とＩＲＤＹ＃両方の信号が発行されるどのクロックでも完了する。 書き込み中の場合ＩＲＤ
Ｙ＃信号は有効データがＡＤ信号に存在することを示す。 読み込み中の場合ＩＲＤＹ＃信号はマスタ装置がデータ受信の準備を完了したことを示す。 ＩＲＤＹ＃とＴ
ＲＤＹ＃両方の信号がどちらも発行されるまで待機サイクルが挿入される。

【００２９】ＳＴＯＰ＃ （ｓ／ｔ／ｓ） ＳＴＯＰ＃信号はマスタが現在のトランザクションを停止する要求を現在のターゲットが行なっていることを示す。

【００３０】ＬＯＣＫ＃ （ｓ／ｔ／ｓ） ＬＯＣＫ＃信号は複数トランザクションを完了するように要求し得る細小単位動作を表わす。 ＬＯＣＫ＃信号を発行すると、非排他的トランザクションを進めることが出来る。 ＰＣＩにおけるトランザクション開始の許可はＬＯＣＫ＃の制御を保証するものではない。 ＬＯＣＫ＃
の制御はＧＮＴ＃との組み合わせでそれ自身の手順で取得する。 単一のマスタがＬＯＣＫ＃の所有権を保持している間にＰＣＩを別のエージェントが使用することが可能である。

【００３１】ＩＤＳＥＬ （ｉｎ） ＩＤＳＥＬ（初期化する装置の選択）信号は読み込みおよび書き込みトランザクションの設定中に上位側２４アドレス線の代わりにチップ選択として使用する。

【００３２】ＤＥＶＳＥＬ＃ （ｓ／ｔ／ｓ） ＤＥＶＳＥＬ（デバイス選択）信号は、これをオンにした場合、現在のトランザクションについて駆動装置がアドレスをターゲット装置として復号したことを表わす。
入力としては、ＤＥＶＳＥＬ＃信号はバス上のどの装置が選択されているかを表わす。

【００３３】 調停（マスタ装置のみ） ＲＥＱ＃ （ｏｕｔ） ＲＥＱ＃（要求）信号は中央バス調停装置に対してエージェントがバスの使用を希望していることを示す。 ＲＥ
Ｑ＃信号は２点間の信号であり、全てのマスタ装置およびマスタとスレーブの組み合わせ装置も調停装置との間に固有のＲＥＱ＃信号接続を有する。

【００３４】ＧＮＴ＃ （ｉｎ） ＧＮＴ＃（許可）信号は調停装置によりバスへのアクセスが許可されたことをエージェントに示す。 ＧＮＴ＃信号は２点間の信号であり、全てのマスタ装置およびマスタとスレーブの組み合わせ装置も調停装置との間に固有のＧＮＴ＃信号接続を有する。

【００３５】 ６４ビットバス拡張ピン（任意） ６４ビット拡張ピンは全体が任意選択である。 つまり、
６４ビット拡張を用いる場合には、この章に記載する全てのピンを必要とする。

【００３６】Ｄ［６３：：３２］ （ｔ／ｓ） Ｄ［６３：：３２］（データ）信号は６４ビットデータ転送を行なう場合各データ相の間に追加の３２ビットを提供する。 これらのピンはアドレス相では予約となっている。

【００３７】ＢＥ＃［７：：４］ （ｔ／ｓ） ＢＥ＃［７：：４］（バイト・イネーブル）信号はどのバイト線が意味のあるデータを保持するかを決定する。
データ相の間では、ＢＥ＃［７：：４］信号はバイト・
イネーブルとして使用する。 たとえば、ＢＥ＃［４］はバイト４にまたＢＥ＃［７］はバイト７に適用する。 これらはアドレス相では予約となっている。

【００３８】ＲＥＱ６４＃ （ｓ／ｔ／ｓ） ＲＥＱ６４＃（６４ビット転送要求）信号は、現在のバスマスタがオンにした場合、６４ビット幅のデータ転送をバスマスタが希望していることを表わす。 ＲＥＱ６４
＃信号はＦＲＡＭＥ＃信号と同じタイミングを有する。

【００３９】ＡＣＫ６４＃ （ｓ／ｔ／ｓ） ＡＣＫ６４＃（６４ビット転送確認）信号は現在のアクセスのターゲットとしてアドレスを肯定的に復号した装置がオンにした場合、ターゲットが６４ビット幅でのデータ転送を許容していることを表わす。 ＡＣＫ６４＃信号はＤＥＶＳＥＬ＃信号と同じタイミングを有する。

【００４０】ＰＡＲ６４ （ｔ／ｓ） ＰＡＲ６４（上位側ダブルワードのパリティ）はＤ［６
３：：３２］信号とＢＥ＃［７：：４］信号を保護する偶数パリティビットである。

【００４１】 基本的トランザクション制御アクセスの可能性を最小限に抑えることを目的として、
ＰＣＩ仕様では時間スロットを基準とするのではなくアクセスを基準とするバストランザクションに調停による方法を用いる。 つまり、マスタ装置はバス上で実行するそれぞれのアクセスについて調停を行なう必要がある。

【００４２】望ましくは、集中調停方式を使用し、それぞれのマスタ装置が中央調停装置に接続した独自の要求（ＲＥＱ＃）および許可（ＧＮＴ＃）信号を有するようにする。 調停装置とマスタ装置の間での簡単な要求−許可のハンドシェークを用いてバスへのアクセスを獲得する。

【００４３】専用の調停アルゴリズムを調停装置が実施する必要がある。 たとえば、優先権、巡回優先権、均等性などである。 調停アルゴリズムは最悪の場合の可能性の保証として基準を確立するように定義しなければならない。 調停アルゴリズムのため、直前のアクセスの間に調停が発生してＰＣＩバスサイクルが無駄に消費されないようにする。 調停装置は単一のＧＮＴ＃信号がいずれかのクロックで発行されている限りいずれかの方法を実施することが出来る。

【００４４】装置はそのＲＥＱ＃信号を発行することでバスを要求する。 バスをある装置が使用できると調停装置が判断した場合、調停装置はその装置のＧＮＴ＃信号を発行する。 調停装置はどのクロックにおいてもその装置のＧＮＴ＃信号を発行停止することが出来る。 そのため、装置はトランザクションを開始したいクロック端でＧＮＴ＃が発行されるように保証しなければならない。
ＧＮＴ＃信号が発行停止された場合、トランザクションを進めてはならない。

【００４５】ＧＮＴ＃信号は通常単一のトランザクションに対して装置からバスへのアクセス許可を与える。 装置が別のアクセスを希望する場合、ＲＥＱ＃信号の発行を継続するべきである。 装置はＲＥＱ＃信号をいつでも発行停止してよいが、調停装置はこれを、そのデバイスがバスの使用をすでに要求していないものと解釈してその装置のＧＮＴ＃信号を発行停止できる。

【００４６】ＰＣＩバスは現在どの装置もバスを使用または要求していない場合に調停装置が選択した装置へＧ
ＮＴ＃信号を発行するような「調停パーキング」を使用できる。 調停装置は所望するいずれの方法でも（たとえば常に一定している、最後に使用したなどを基準とする）この初期設定の所有者を選択することが可能でありまたは全くどれにも割り当てないように選択することが出来、これによって初期設定の所有者としてそれ自身を効果的に指定することが出来る。 調停装置がある装置のＧＮＴ＃信号を発行しバスが待機状態にある場合、その装置はＡＤおよびＣ／ＢＥ＃信号用バッファを有効にしなければならない。 この要件は調停装置がバスをなんらかの装置に安全に割り当て、バスが浮動しないことを検知することが出来るように保証するものである。 調停装置がバスを割り当てない場合、調停装置が組み込まれている中央資源装置が通常はバスを駆動する、すなわち中央資源装置をバスの初期設定の所有者として効率的に指定することが出来る。

【００４７】バスが待機状態であり装置のＧＮＴ＃信号を調停装置が発行停止している場合、装置は１つの場合を除きバスへのアクセスを行なえない。 その１つの場合とは、調停装置がＦＲＡＭＥ＃信号を発行する装置と同期してＧＮＴ＃信号を発行停止した場合である。 この場合、装置はトランザクションを継続することになる。 それ以外の場合では、装置はＡＤおよびＣ／ＢＥ＃信号を３状態としなければならない。 装置は１信号クロック内で全てのバッファを無効として次のバス所有者との衝突の可能性を回避する必要がある。

【００４８】バスの所有権がマスタ装置に保証された後、マスタ装置が低電圧値に駆動することでＦＲＡＭＥ
＃信号を発行し、トランザクションの開始を示す。 ＦＲ
ＡＭＥ＃信号が発行される第１のクロック端はアドレス相であり、アドレスおよびバスコマンド符号がそのクロック端でＡＤおよびＣ／ＢＥ＃信号により転送される。
次のクロック端は１つまたはそれ以上のデータ相の第１
を開始し、この間に、ＩＲＤＹ＃およびＴＲＤＹ＃両方の信号がマスタ装置とターゲット装置それぞれにより発行されるそれぞれのクロック端で、データはマスタ装置とターゲット装置の間でＡＤ信号により転送される。 マスタ装置またはターゲット装置いずれかがＩＲＤＹ＃およびＴＲＤＹ＃信号によりデータ相内に待機サイクルを挿入することが出来る。

【００４９】マスタ装置がさらに１つだけデータ転送だけを完了しようとするような時（これはアドレス相の直後に発生する）、ＦＲＡＭＥ＃信号を発行停止し、ＩＲ
ＤＹ＃信号を発行してマスタ装置が準備完了していることを示す。 ターゲット装置が最終データ転送を示した後、ＴＲＤＹ＃信号を発行することにより、ＰＣＩバスはＦＲＡＭ＃とＩＲＤＹ＃信号両方が発行停止された待機状態に復帰する。

【００５０】 バスの駆動と方向転換 １つ以上の装置によって駆動し得るような全ての信号で方向転換サイクルが必要である。 方向転換サイクルは１
つの装置が信号の駆動を停止し別の装置が開始した場合の衝突を回避するために必要であり、少なくとも１クロック間は継続しなければならない。 これは互いの末尾を示す２本の矢印として図３および図４のタイミング図に図示してあるとおりである。 方向転換サイクルは異なる信号では異なる時刻に発生する。 たとえば、ＩＲＤＹ
＃、ＴＲＤＹ＃、ＤＥＶＳＥＬ＃信号は方向転換サイクルとしてアドレス相を使用し、一方ＦＲＡＭＥ＃、Ｃ／
ＢＥ＃、ＡＤ信号はトランザクション間の待機サイクルを方向転換サイクルとして使用する。 待機サイクルはＦ
ＲＡＭＥ＃信号とＩＲＤＹ＃信号が発行停止されている場合に発生する。

【００５１】全てのＡＤ信号は、あらゆるアドレス相およびデータ相の間に安定な値となるように駆動する必要がある。 さらに、現在のデータ転送に関係しないＡＤ信号のバイト線はバス上で物理的に安定な（すなわち意味を持たない）データとして駆動しなければならない。 これの意図することは、転送に関係しないバイト線における入力バッファを閾値レベルで切り換えないように、より一般的には高速準安定自由ラッチを容易に行なえるようにすることである。 バス切り換えの電力消費を最小限に抑えるため、現在のバス相で使用していないバイト線は直前のバス相に含まれているのと同じデータに駆動すべきである。 出力バッファはクロック間でそのデータを取り込むため内蔵ラッチまたは動的フリップフロップを有することが出来る。

【００５２】 読み込みトランザクション図３はＰＣＩバス上の読み込みトランザクションを表わすタイミング図である。 マスタ装置はバスの所有権を許可された場合すなわちＧＮＴ＃信号を調停装置が発行した後、ＡＤおよびＣ／ＢＥ＃信号駆動回路をオンにしなければならない。 読み込みトランザクションはＦＲＡＭ
Ｅ＃信号が最初に発行された時点で発生するアドレス相から開始しクロック周期２で行なわれる。 ＡＤ信号はターゲット装置のアドレスを含みＣ／ＢＥ＃信号はバスコマンドを含む。

【００５３】方向転換サイクルは、マスタ装置がＡＤ信号の駆動を停止しターゲット装置がＡＤ、ＴＲＤＹ＃、
ＤＥＶＳＥＬ＃信号の駆動を開始した時点で衝突を回避するため、クロック周期３で発生する。 これは図３のタイミング図において、それぞれの末尾を指し示す２本の矢印として示してある。 方向転換サイクルはクロック周期３からクロック周期４まで続く。 ターゲット装置は、
要求されたデータをＡＤ信号にある期間供給できない場合であっても、現在のサイクルの選択されたターゲット装置としてこの装置を指定するアドレスを復号したら直ちにＡＤ信号駆動回路をクロック周期４でオンにしなければならない。 これは、低速のターゲット装置からバス上に要求されたデータの供給を待つためにバスが停止している場合にＡＤ信号が浮動しないように保証するためである。

【００５４】ターゲット装置が有効データを提供できるのは、ＴＲＤＹ＃信号経由でターゲット装置が実行するため、もっとも速いものでクロック周期９である。 データ相の間、Ｃ／ＢＥ＃信号はどのバイト線が現在のデータ相に関係しているかを示す。 Ｃ／ＢＥ＃信号バッファはデータが転送されたか否かとは無関係に、浮動しないようにオンにしたままでなければならない。

【００５５】データが転送されるとデータ相が終了し、
ＩＲＤＹ＃信号とＴＲＤＹ＃信号両方が同一クロック端で発行された場合に発生する。 いずれかの信号が発行停止された場合、待機サイクルを挿入しデータ転送は行なわれない。 図に示してあるように、データがクロック端１０、１２、１４でうまく転送されており、待機サイクルはクロック端１１、１３に挿入されている。 第１のデータ相は読み込みトランザクションの最小時間、すなわちクロック端９からクロック端１０までで完了する。 第２のデータ相はクロック端１１から延在しているが、これはＴＲＤＹ＃信号がターゲット装置により発行停止され待機サイクルを強制的に挿入しているためである。 最後のデータ相はクロック端１３に延在しているが、これはＩＲＤＹ＃信号がマスタ装置により発行停止され待機周期を強制的に挿入しているためである。

【００５６】マスタ装置はクロック端１４で次のデータ相が最後であるとわかる。 しかし、マスタ装置はＩＲＤ
Ｙ＃信号がクロック端１３で発行停止された場合最終転送を完了する準備が完了していないのでＦＲＡＭＥ＃信号は発行されたままとなる。 ＩＲＤＹ＃信号がクロック端１４で発行された場合のみＦＲＡＭＥ＃信号を発行停止でき、これはクロック端１４で発生する。

【００５７】 書き込みトランザクション図４はＰＣＩバス上のトランザクションを示すタイミング図である。 マスタ装置はバスの所有権を許可された場合すなわちＧＮＴ＃信号が調停装置から発行された場合ＡＤおよびＣ／ＢＥ＃信号駆動回路をオンにしなければならない。 書き込みトランザクションはアドレス相から始まり、ＦＲＡＭＥ＃信号がクロック端８で最初の発行された時点で発生し、この時刻にＡＤ信号はターゲット装置のアドレスを含み、またＣ／ＢＥ＃信号はバスコマンドを含んでいる。 書き込みトランザクションは読み込みトランザクションと類似しているが、マスタ装置がＡ
ＤおよびＣ／ＢＥ＃信号をトランザクション全体にわたって駆動するため方向転換サイクルがアドレス相の後で必要でない点が異なっている。

【００５８】データ相は読み込みトランザクションと同様に機能する。 第１と第２のデータ相は待機サイクルなしで完了する。 しかし、第３のデータ相はターゲット装置が挿入した３個の待機サイクルを有している。 両方の装置がクロック端１１で待機サイクルを挿入しターゲット装置がクロック端１２、１３で待機サイクルを挿入する。

【００５９】ＩＲＤＹ＃信号はＦＲＡＭＥ＃信号が発行停止し最終データ相を表わす場合に発行する必要がある。 ＩＲＤＹ＃信号が発行停止されるのでデータ転送はクロック端１１でマスタ装置により遅延を受ける。 これによりマスタ装置はデータを遅延することが出来るが、
ＡＤ信号のバイト・イネーブルを遅延することは出来ない。 最終データ相はクロック端１２でマスタ装置から送出されるが、クロック端１４まで完了しない。

【００６０】 トランザクションの完了トランザクションの完了はマスタ装置またはターゲット装置どちらが起動してもよい。 実際にどちらかが一方的にトランザクションを停止しないと、マスタ装置が最終的に制御を取得して、どのような原因で集結したとしても全てのトランザクションを順序だって体系的な結果に導く。 ＦＲＡＭＥ＃信号とＩＲＤＹ＃信号がどちらも発行停止すると全トランザクションが終了し、これにより待機サイクルとなる。

【００６１】トランザクション中に調停が行なわれたため、調停装置は現在のトランザクションの終了前にＧＮ
Ｔ＃信号を次に選択した装置に発行する。 次に選択された装置はトランザクション終了を表わすＦＲＡＭＥ＃信号とＩＲＤＹ＃信号の発行停止まで待機する。 この時点で、次に選択された装置はＡＤおよびＣ／ＢＥ＃バッファをオンにして、バスが浮動しないように保証しなければならない。 つまり、ＧＮＴ＃信号は単一トランザクションに限って装置にバスへのアクセスを提供する。 装置が別のトランザクションでバスにさらなるアクセスを希望する場合、ＲＥＱ＃信号の発行を継続して調停装置に再度サービスを要求する。

【００６２】 ＰＣＩポートトラＭＢＵＳポートを有する
多ポートプロセッサ図５から図８は多ポートプロセッサ構造においてＰＣＩ
バスとＲＡＭＢＵＳチャネルを用いる設定の幾つかの実施例である。 この構成例が何らかの特定の構造上の制約を伴うことを意図していないことは当業者には理解されよう。

【００６３】ＰＣＩ使用は処理装置と周辺装置を［結合論理］なしに結合する能力、およびその帯域幅たとえば３２ビット・モードでは毎秒１３２メガバイトまたは６
４ビット・モードでは毎秒２６４メガバイトを考えると主要なバス規格となり得るものである。 さらに、ＲＡＭ
ＢＵＳチャネル仕様はたとえばピーク時に毎秒５００メガバイトの帯域幅とピン数が少なく電圧信号が小さいことによる低コスト性から、主要なメモリ・インタフェース規格に進化すると思われる。 これらを組み合わせた場合、ＰＣＩバスとＲＡＭＢＵＳチャネルは比類無い価格／性能比の利点を提供する。

【００６４】図５ではＰＣＩバス３８とＲＡＭＢＵＳチャネル４０に接続した２ポート・プロセッサ３６が図示してある。 プロセッサ３６はＰＣＩバス３８へのアクセスのためにＣＰＵ／ＰＣＩブリッジ４４へ結合したＣＰ
Ｕ／ＦＰＵ４２を含む。 ＣＰＵ／ＦＰＵ４２はＲＡＭＢ
ＵＳ制御装置４８へのアクセスのためにＣＰＵ／メモリブリッジ４６へも結合している。 ＲＡＭＢＵＳ制御装置４８はＲＡＭＢＵＳ４０を経由してＲＡＭＢＵＳメモリ５０へのアクセスを提供する。 ＲＡＭＢＵＳメモリ５０
はシステムの主メモリ・アレイを実現するために使用する。 ＲＡＭＢＵＳメモリ５０は処理装置３６に直接的に接続しているので、ＰＣＩバス３８装置が主メモリ５０
を直接アクセスするための外部メモリ制御装置や外部経路は存在しない。 ＲＡＭＢＵＳ制御装置４８はＰＣＩバス３８からのアクセスのためＰＣＩ／メモリブリッジ５
２に結合している。 多数のことなる周辺装置もＰＣＩバス３８に接続しており、これには、ＬＡＮインタフェース５４、ＳＣＳＩ５６、フレームバッファ６０を有するグラフィックス・カード５８、基本Ｉ／Ｏ装置６４、拡張スロット６６、および拡張スロット６８へＭＣＡバス７０経由によるアクセスのためのＭＣＡインタフェース論理回路６２を含む。 このような多ポートプロセッサ設計では高水準の集積度の可能性ならびに全回路を安価なプラスチック・パッケージに収容する可能性を提供し、
これにより高性能かつ安価なシステムが提供される。

【００６５】図６はＰＣＩバス７４およびＲＡＭＢＵＳ
メモリ７０へ結合した２ポートＣＰＵ７２、ならびにＰ
ＣＩバス７４およびＲＡＭＢＵＳメモリ８０へ結合した２ポートＤＳＰ７８を図示している。 ＤＳＰ７８はリアルタイム・データ保存用にＲＡＭＢＵＳメモリ８０を使用し、これによりＤＳＰ７８はＣＰＵ７２に結合したＲ
ＡＭＢＵＳメモリ７０上で帯域幅の低下を引き起こすことなくＣＰＵ７２から独立して動作することが出来る。
多数のことなる周辺装置もＰＣＩバス７４に結合しており、これにはＬＡＮインタフェース８２、ＳＣＳＩ８
４、フレームバッファを有するグラフィックス・カード８６、基本Ｉ／Ｏ装置９２、拡張スロット９４、拡張スロット９６へＭＣＡバス９８経由でアクセスするためのＭＣＡインタフェース論理回路９０を含む。 このような多ポート・プロセッサ設計はマルチメディア機能、ファクシミリ、モデム、その他をＰＣならびにワークステーション・プラットホームへ安価に付加する可能性を提供する。

【００６６】図７はＰＣＩバス１０４に接続した３ポートＦＤＤＩサブシステム１００および３ポートＳＣＳＩ
サブシステム１０２を示す。 ＦＤＤＩサブシステム１０
０はＲＡＭＢＵＳチャネル１０８経由でメモリ・アレイに結合したプロセッサを含む。 ＳＣＳＩサブシステム１
０２もＲＡＭＢＵＳチャネル１１２経由でメモリ・アレイ１１０に結合したプロセッサを含む。 メモリ・アレイ１０６と１１０はインテリジェント型Ｉ／Ｏコプロセッサ用のスクラッチ・パッド・データ保存、およびその他の周辺装置たとえば卵巣受信バッファ、ディスクキャッシュなどのためのデータバッファとして利用できる。 ３
ポートであっても、ＰＣＩバス１０４とＲＡＭＢＵＳチャネル１０８、１１２のピン効率がよいため該装置をピン数の少ないプラスチック・パッケージで実現可能である。 さらに、図７では単一ポートＣＰＵ／キャッシュ／
主メモリ・サブシステム１１４、フレームバッファ１１
８付きの単一ポート・グラフィックス・カード１１６、
基本Ｉ／Ｏ装置１２２、拡張スロット１２４、拡張スロット１２６へＭＣＡバス１２８経由でアクセスするためのＭＣＡインタフェース論理回路１２０を含む。

【００６７】図８はＰＣＩバス１３２に結合した３ポート・サブシステムを図示してある。 サブシステム１３０
はＲＡＭＢＵＳチャネル１４２と１４４経由で各々メモリ・アレイ１３８と１４０に結合したグラフィックス・
コプロセッサ１３４とビデオ制御装置１３６を含む。 メモリ・アレイ１３８と１４０はそれぞれコプロセッサ１
３４と制御装置１３６のコード／データ保存とフレームバッファとして使用できる。 独立したフレームバッファ１４０のため制御装置が画面書き換えのためにフレームバッファ１４０からデータを取り込む間にコプロセッサ１３４はデータ保存装置１３８へアクセスできることになる。 さらに、図８では単一ポートＣＰＵ／キャッシュ／主メモリ・サブシステム１４６、単一ポートＳＣＳＩ
インタフェース１５０、基本Ｉ／Ｏ装置１５４、拡張スロット１５６、拡張スロット１５８へＭＣＡバス１６０
経由でアクセスするためのＭＣＡインタフェース論理回路１５２を含む。

【００６８】理解されるように、ＰＣＩバスおよびらＭ
ＢＵＳチャネルの仕様はＰＣまたはワークステーションの構成に独自の可能性を生成する。 再度問われる問題は統合水準が高くコストが低い高性能でピン効率の良いバスを用い同時多ポート構造を実現する能力である。 これらの構成例が何らかの特定の構造上の制約を伴うことを意図していないことは当業者には理解されよう。

【００６９】 結論要約すると、プロセッサ、周辺装置およびメモリの部材レベルでの相互接続としてＰＣＩバスを説明してきた。
この相互接続はＩ／Ｏ装置用にＰＣＩバスまた主または２次メモリ用にＲＡＭＢＵＳチャネルを使用する２ポートプロセッサ構成に好適である。 ＰＣＩバスはあらゆる時点において、衝突防止に必要な方向転換クロックを除き、バスがこれに接続した何らかの装置により論理値１
または０に能動的に駆動されることを保証する手順を含む。 バスに接続した全ての装置が仕様に準拠している限り、バスは長時間にわたり浮動状態に取り残されることはなく、従ってシステム設計者はその他のバスで通常なら必要とされるプルアップ抵抗を排除することが出来る。

【００７０】本発明の好適実施例についての前述の説明は図示および説明のみを目的として示した。 前述の説明は余すところ無く説明するまたは本発明を開示した通りの形態に制限することを意図するものではない。 本開示の教示に従い多くの変更ならびに変化が可能である。 たとえば、以下に本発明を実現する上での幾つかの代替案を説明する。

【００７１】本発明が異なる構成の装置および部材からなるシステムに適用可能であることは当業者には理解されよう。 本明細書で言及した装置および部材の構成の例は図示を唯一の目的としたものであり余すところ無く説明するまたは本発明を開示した通りの形態に制限することを意図するものではない。

【００７２】本発明はピン数が異なり信号定義の異なるバスに適用可能であることは当業者には理解されよう。
本明細書で言及したピン数および信号定義は図示を唯一の目的としたものであり余すところ無く説明するまたは本発明を開示した通りの形態に制限することを意図するものではない。

【００７３】本発明は異なった機能シーケンスを有するトランザクションを含め異なるトランザクション形式のバスに適用可能であることは当業者には理解されよう。
本明細書において言及したトランザクションは図示を唯一の目的としており余すところ無く説明するまたは本発明を開示した通りの形態に制限することを意図したものではない。

【００７４】

【発明の効果】本発明は第１のポートがＰＣＩバスとインタフェースし第２のポートがＲＡＭＢＵＳチャネルとインタフェースするような２重ポート・プロセッサアーキテクチャを提供する。

【図面の簡単な説明】

【図１】ＰＣＩバスを用いる構成の実施例のブロック図である。

【図２】本発明によるＰＣＩバスの信号定義を示す。

【図３】ＰＣＩバス上の読み込みトランザクションを表わすタイミング図である。

【図４】ＰＣＩバス上の書き込みトランザクションを表わすタイミング図である。

【図５】多ポートプロセッサアーキテクチャにおいてＰ
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキテクチャの実施例を示す。

【図６】多ポートプロセッサアーキテクチャにおいてＰ
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキテクチャの実施例を示す。

【図７】多ポートプロセッサアーキテクチャにおいてＰ
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキテクチャの実施例を示す。

【図８】多ポートプロセッサアーキテクチャにおいてＰ
ＣＩバス並びにＲＡＭＢＵＳチャネルを使用するアーキテクチャの実施例を示す。

【符号の説明】

１０ ＰＣＩバス １２ プロセッサ １４ オーディオボード １６ ビデオボード ２０ モニタ １８ ビデオグラフィックス制御装置 ２２ ＳＣＳＩ周辺装置 ２４ ＬＡＮインタフェース ２６ その他のＩ／Ｏ装置 ２８ ブリッジ・インタフェース論理回路 ３２ 拡張Ｉ／Ｏボード ３４ 拡張Ｉ／Ｏボード ３０ 標準拡張バス ３６ ２ポート・プロセッサ ３８ ＰＣＩバス ４０ ＲＡＭＢＵＳ ４２ ＣＰＵ／ＦＰＵ ４４ ＣＰＵ／ＦＰＵブリッジ ４６ ＣＰＵ／メモリブリッジ ４８ ＲＡＭＢＵＳ制御装置 ５０ ＲＡＭＢＵＳメモリ ５２ ＰＣＩ／メモリブリッジ ５４ ＬＡＮインタフェース ５６ ＳＣＳＩ ５８ グラフィックス・カード ６０ フレームバッファ ６２ ＭＣＡインタフェース論理回路 ６４ 基本Ｉ／Ｏ装置 ６６ 拡張スロット ６８ ＭＣＡバス拡張スロット ７０ ＭＣＡバス ７２ ２ポートＣＰＵ ７４ ＰＣＩバス ７６ ＲＡＭＢＵＳメモリ ７８ ２ポートＤＳＰ ８０ ＲＡＭＢＵＳメモリ ８２ ＬＡＮインタフェース ８４ ＳＣＳＩ ８６ グラフィックス・カード ８８ フレームバッファ ９０ ＭＣＡインタフェース論理回路 ９２ 基本Ｉ／Ｏ装置 ９４ 拡張スロット９６ ＭＣＡバス拡張スロット ９８ ＭＣＡバス １００ ３ポートＦＤＤＩサブシステム １０２ ３ポートＳＣＳＩサブシステム １０４ ＰＣＩバス １０６ メモリ・アレイ １０８ ＲＡＭＢＵＳチャネル １１０ メモリ・アレイ １１２ ＲＡＭＢＵＳチャネル １１４ 単一ポートＣＰＵ／キャッシュ／主メモリ・サブシステム １１６ 単一ポート・グラフィックス・カード １１８ フレームバッファ １２０ ＭＣＡインタフェース論理回路 １２２ 基本Ｉ／Ｏ装置 １２４ 拡張スロット １２６ 拡張スロット １２８ ＭＣＡバス １３０ ３ポート・サブシステム １３２ ＰＣＩバス １３４ グラフィックス・コプロセッサ １３６ ビデオ制御装置 １３８ メモリ・アレイ １４０ メモリ・アレイ １４２ ＲＡＭＢＵＳチャネル １４４ ＲＡＭＢＵＳチャネル １４６ 単一ポートＣＰＵ／キャッシュ／主メモリ・サブシステム １５０ 単一ポートＳＣＳＩインタフェース １５２ インタフェース論理回路 １５４ 基本Ｉ／Ｏ装置 １５６ 拡張スロット １５８ 拡張スロット １６０ ＭＣＡバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クレイグ エイ． ウォールラス アメリカ合衆国 29640 サウス カロラ イナ、イーズリ、フェアファックス ロー ド 205 (72)発明者 ジェフ エイ． ホーキー アメリカ合衆国 29640 サウス カロラ イナ、イーズリ、バッキンガム ロード 210 (72)発明者 ジム ディー． パイク アメリカ合衆国 29607 サウス カロラ イナ、グリーンヴィル、クロス ヤード 28