数据加速处理系统
阅读：916发布：2023-12-28
专利汇可以提供数据加速处理系统专利检索，专利查询，专利分析的服务。并且本 申请 涉及一种数据 加速 处理系统，包括：处理装置、存储装置、 接口 装置和控制装置。所述处理装置用于实现对数据的加速运算处理。所述存储装置，与所述处理装置通过总线连接，用于存储 服务器 传送的数据。所述接口装置与所述处理装置电连接，用于实现所述处理装置与服务器之间的数据传输。所述控制装置用于对所述处理装置的状态进行监控。在运算过程中可以通过所述接口装置将服务器中大量的运算任务传送至所述处理装置进行运算。在完成运算的过程中可以将大量的缓存数据存储在所述存储装置中。所述数据加速处理系统通过所述处理装置、所述存储装置、所述接口装置和所述控制装置之间的配合使得数据的读取速度和运算效率提升。(ESM)同样的 发明 创造已同日申请发明 专利，下面是数据加速处理系统专利的具体信息内容。
1.一种数据加速处理系统(10)，其特征在于，包括：
处理装置(100)，用于实现对数据的加速运算处理，所述处理装置(100)包括至少一个处理器(110)，所述处理器(110)的带宽为(N+M)位，其中，N为数据位，N＝2n，n＝2，3，4，
5……，M为校验位，M＝n+2，M≤8；
存储装置(200)，包括多组存储单元(210)，每一组所述存储单元(210)与所述处理装置(100)通过总线连接，用于存储数据；
接口装置(300)，与所述处理装置(100)电连接，用于实现数据传输；以及，控制装置(400)，与所述处理装置(100)电连接，用于对所述处理装置(100)的状态进行监控。
2.根据权利要求1所述的数据加速处理系统(10)，其特征在于，所述处理装置(100)包括两个所述处理器(110)；
每一个所述处理器(110)与至少一组所述存储单元(210)通过总线连接；
所述接口装置(300)包括一个PCIE接口(310)和一个与所述PCIE接口(310)电连接的PCIE Switch芯片(320)。
3.根据权利要求1所述的数据加速处理系统(10)，其特征在于，每一组所述存储单元(210)包括多个并联设置的双倍速率同步动态随机存储器。
4.根据权利要求1所述的数据加速处理系统(10)，其特征在于，还包括：
电源装置(500)，与所述处理装置(100)和所述控制装置(400)通过总线连接。
5.根据权利要求4所述的数据加速处理系统(10)，其特征在于，还包括：
电流监测装置(700)，与所述电源装置(500)电连接，用于控制所述电源装置(500)输出保证所述数据加速处理系统(10)正常工作的电流。
6.根据权利要求1所述的数据加速处理系统(10)，其特征在于，还包括：
温度监测装置(800)，与所述控制装置(400)电连接，用于监测所述处理装置(100)的温度状态。
7.根据权利要求1所述的数据加速处理系统(10)，其特征在于，还包括：
复位装置(600)，与所述处理装置(100)电连接，用于对所述处理装置(100)进行复位控制。
8.根据权利要求1所述的数据加速处理系统(10)，其特征在于，还包括：
时钟控制装置(900)，与所述处理装置(100)电连接，用于实现对所述处理装置(100)的时钟控制。
9.根据权利要求1-8中任一项所述的数据加速处理系统(10)，其特征在于，所述处理器(110)用于执行n个流水级的计算，n大于或者等于2；
所述处理器(110)，具体用于对数据执行第一流水级的计算得到第一结果，将第一结果输入到第二流水级执行第二流水级的计算并得到第二结果，以此类推将第n-1结果输入到第n流水级执行第n流水级的计算并得到第n结果，将所述第n结果输入到所述存储单元(210)，所述n为大于等于3的整数。
10.根据权利要求1-8中任一项所述的数据加速处理系统(10)，其特征在于，所述处理器(110)包括：
一个或多个乘法器，用以完成输入数据的乘法运算；
一个或者多个加法器，形成加法树，用以完成对输入数据的逐级相加；
激活函数器，用以完成对输入数据完成激活函数运算；以及，
向量处理器，用以完成对输入数据的向量运算和/或池化运算。
数据加速处理系统
技术领域
[0001] 本申请涉及数据运算技术领域，特别是涉及一种数据加速处理系统。
背景技术
[0002] 随着科技的飞速发展，信息技术在数据采集、数据存储、数据处理等各领域正经历着数量级的重大变革，随之产生的大数据、云计算、机器学习等技术也日臻成熟，并在科学计算、图像处理、语音识别、分类预测、数据挖掘等领域得到了广泛应用。然而在实际应用过程中，HPC(High Performance Computing，高性能计算)对本地和云端的基础计算能力均提出了挑战。针对原有计算平台运算性能的不足，使用硬件加速卡来更快地处理大规模数据工作负载逐渐成为一种趋势。
[0003] 传统的硬件加速卡包括以GPU(Graphics Processing Unit，图形处理器)为核心的加速卡、以众核处理器为核心的加速卡，还有以FPGA(Field－Programmable Gate Array，现场可编程门阵列)为核心的硬件加速卡。传统的硬件加速卡存在着热功耗大、运算效率低、应用不灵活的问题。实用新型内容
[0004] 基于此，有必要针对传统的加速卡热功耗大、运算效率低、应用不灵活的问题，提供一种数据加速处理系统。
[0005] 一种数据加速处理系统，包括：
[0006] 处理装置，用于实现对数据的加速运算处理，所述处理装置包括至少一个处理器，所述处理器为的带宽为(N+M)位，其中，N为数据位，N＝2n，n＝2，3，4，5……，M为校验位，M＝n+2，M≤8；
[0007] 存储装置，包括多组存储单元，每一组所述存储单元与所述处理装置通过总线连接，用于存储数据；
[0009] 控制装置，与所述处理装置电连接，用于对所述处理装置的状态进行监控。
[0010] 在一个实施例中，所述处理装置包括两个所述处理器；
[0011] 每一个所述处理器与至少一组所述存储单元通过总线连接；
[0012] 所述接口装置包括一个PCIE接口和一个与所述PCIE接口电连接的PCIE Switch芯片。
[0013] 在一个实施例中，每一组所述存储单元包括多个并联设置的双倍速率同步动态随机存储器。
[0014] 在一个实施例中，还包括：
[0015] 电源装置，与所述处理装置和所述控制装置通过总线连接。
[0016] 在一个实施例中，还包括：
[0017] 电流监测装置，与所述电源装置电连接，用于控制所述电源装置输出保证所述数据加速处理系统正常工作的电流。
[0018] 在一个实施例中，还包括：
[0019] 温度监测装置，与所述控制装置电连接，用于监测所述处理装置的温度状态。
[0020] 在一个实施例中，还包括：
[0021] 复位装置，与所述处理装置电连接，用于对所述处理装置进行复位控制。
[0022] 在一个实施例中，还包括：
[0023] 时钟控制装置，与所述处理装置电连接，用于实现对所述处理装置的时钟控制。
[0024] 在一个实施例中，所述处理器用于执行n个流水级的计算，n大于或者等于2；
[0025] 所述处理器，具体用于对数据执行第一流水级的计算得到第一结果，将第一结果输入到第二流水级执行第二流水级的计算并得到第二结果，以此类推将第n-1结果输入到第n流水级执行第n流水级的计算并得到第n结果将所述第n结果输入到所述存储单元，所述n为大于等于3的整数。
[0026] 在一个实施例中，所述处理器包括：
[0027] 一个或多个乘法器，用以完成输入数据的乘法运算；
[0028] 一个或者多个加法器，形成加法树，用以完成对输入数据的逐级相加；
[0029] 激活函数器，用以完成对输入数据完成激活函数运算；以及，
[0031] 本申请提供一种数据加速处理系统，包括：处理装置、存储装置、接口装置和控制装置。所述处理装置用于实现对数据的加速运算处理。所述处理装置包括至少一个处理器，所述处理器为的带宽为(N+M)位带宽的处理器，其中，N为数据位，N＝2^n，n＝2，3，4，5……，M为校验位，M＝n+2，M≤8。所述存储装置与所述处理装置通过总线连接，用于存储服务器传送的数据。所述接口装置与所述处理装置电连接，用于实现数据传输。控制装置与所述处理装置电连接，用于对所述处理装置的状态进行监控。在运算过程中可以通过所述接口装置将服务器中大量的运算任务传送至所述处理装置进行运算。在完成运算的过程中可以将大量的缓存数据存储在所述存储装置中。所述数据加速处理系统通过所述处理装置、所述存储装置和所述接口装置之间的配合使得数据的读取速度和运算效率提升。所述处理装置采用不同型号的专用处理器使得所述数据加速处理系统的热功耗大大降低。所述控制器实时监控所述处理器的运行状态。服务器能够根据所述处理器的运行状态实时调整分配给所述处理器的工作任务。附图说明
[0032] 图1为本申请一个实施例中，所述数据加速处理系统的内部结构示意图；
[0033] 图2为本申请一个实施例中，所述数据加速处理系统的内部结构示意图；
[0034] 图3为本申请一个实施例中，所述数据加速处理系统的内部结构示意图；
[0035] 图4为本申请一个实施例中，所述数据加速处理系统的内部结构示意图；
[0036] 图5为本申请一个实施例中，所述数据加速处理系统的内部结构示意图。
[0037] 附图标号说明：
[0038] 数据加速处理系统10
[0039] 服务器20
[0040] 处理装置100
[0041] 处理器110
[0042] 存储装置200
[0043] 存储单元210
[0044] 接口装置300
[0045] PCIE接口310
[0046] PCIE Switch芯片320
[0047] 控制装置400
[0048] 电源装置500
[0049] 复位装置600
[0050] 电流监测装置700
[0051] 温度监测装置800
[0052] 时钟控制装置900
具体实施方式
[0053] 为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例对本申请的数据加速处理系统进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
[0054] 请参阅图1，在一个实施例中提供一种数据加速处理系统10，包括处理装置100、存储装置200、接口装置300和控制装置400。
[0055] 所述处理装置100，用于实现对数据的加速运算处理。可以根据具体的运算需求对所述处理装置100进行设置。比如，当所述数据加速处理系统10用于完成针对深度学习的运算处理时。所述处理装置100可以为能够充分的提高深度学习处理速度与能效，能够与服务器端海量数据加速运算相对接。所述处理装置100包括至少一个处理器110。所述处理器110可以是处理器(Application Specific Integrated Circuit，ASIC)。所述处理器110可以是设计者根据计算需求进行设计的。不同的所述处理器110的处理数据的位数或者实现的运算功能不同。所述处理装置100可以采用不同型号的所述处理器110完成对数据的处理。所述数据加速处理系统10中可以包括多个不同型号的所述处理装置100。通过不同型号的所述处理装置100可以实现不同的数据运算，使得所述数据加速处理系统10的热功耗可以大大降低。同样，所述数据加速处理系统10中选用功耗低、专用性强的所述处理器110使得所述数据加速处理系统10的运算效率高、软件可配置性强、应用更加灵活。
[0056] 在一个实施例中，所述处理器110的带宽可以为(N+M)位。其中，N为数据位，N＝2n，n＝2，3，4，5……。M为校验位，M＝n+2，M≤8。比如，所述处理器110中设置4个DDR控制器。每个DDR控制器可以控制并联设置的一组DDR。即，所述处理器110可以外设4组所述存储单元210。具体的，再比如，所述处理器110的带宽可以设置为8bit数据位，5bitECC校验位。所述处理器110的带宽可以设置为16bit数据位，6bitECC校验位。所述处理器110的带宽可以设置为32bit数据位，7bitECC校验位。所述处理器110的带宽可以设置为64bit数据位，
8bitECC校验位。所述处理器110的带宽可以设置为128bit数据位，8bitECC校验位。所述处理器110的带宽可以设置为256bit数据位，8bitECC校验位等情况，在此不再赘述。具体的，ECC内存即纠错内存或校验内存，简单的说，其具有发现错误，纠正错误的功能。一般多应用在进行高速运算的数据处理控制器端，使得整个数据处理控制系统在工作时更趋于安全稳定。所述存储装置200与所述处理装置100通过总线连接，用于存储数据。所述存储装置200可以包括多组存储单元210。每一组所述存储单元210与所述处理器110通过总线连接。可以理解，每一组所述存储单元210可以是DDR SDRAM。其中，DDR SDRAM是Double Data Rate SDRAM的缩写，意为双倍速率同步动态随机存储器，以下简称DDR。
8bitECC校验位。所述处理器110的带宽可以设置为128bit数据位，8bitECC校验位。所述处理器110的带宽可以设置为256bit数据位，8bitECC校验位等情况，在此不再赘述。具体的，ECC内存即纠错内存或校验内存，简单的说，其具有发现错误，纠正错误的功能。一般多应用在进行高速运算的数据处理控制器端，使得整个数据处理控制系统在工作时更趋于安全稳定。所述存储装置200与所述处理装置100通过总线连接，用于存储数据。所述存储装置200可以包括多组存储单元210。每一组所述存储单元210与所述处理器110通过总线连接。可以理解，每一组所述存储单元210可以是DDR SDRAM。其中，DDR SDRAM是Double Data Rate SDRAM的缩写，意为双倍速率同步动态随机存储器，以下简称DDR。
[0057] DDR内存是一个时钟周期内传输两次数据。DDR内存能够在时钟的上升期和下降期各传输一次数据。DDR内存可以在与SDRAM相同的总线频率下达到更高的数据传输率。DDR运用了先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步。DDR使用延时锁定回路提供一个数据滤波信号，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每16次输出一次，并重新同步来自不同存储器装置的数据。
[0058] DDR不需要提高时钟频率就能加倍提高SDRAM的速度。DDR允许在时钟脉冲的上升沿和下降沿读出数据。DDR的速度是标准SDRAM的两倍。在一个实施例中，所述存储装置200可以包括4组所述存储单元210。每一组所述存储单元210可以包括多个DDR4颗粒(芯片)。在一个实施例中，所述处理器110内部可以包括4个72位DDR4控制器，其中64bit用于传输数据，8bit用于ECC校验。可以理解，当每一组所述存储单元210中采用DDR4-3200颗粒时，数据传输的理论带宽可达到25600MB/s。
[0059] 在一个实施例中，每一组所述存储单元210包括多个并联设置的双倍速率同步动态随机存储器。DDR在一个时钟周期内可以传输两次数据。在所述处理器110中设置控制DDR的控制器，用于完成对每个所述存储单元210的数据传输与数据存储的控制。
[0060] 所述接口装置300与所述处理装置100电连接。所述接口装置300用于实现所述处理装置100与服务器之间的数据传输。比如：在一个实施例中，所述接口装置300可以为标准PCIE接口。比如，待处理的数据由服务器通过标准PCIE接口传递至所述处理装置100，实现数据转移。优选的，当采用PCIE 3.0X 16接口传输时，理论带宽可达到16000MB/s。在另一个实施例中，所述接口装置300还可以是其他的接口，所述接口装置300能够实现转接功能即可。另外，所述处理装置100的计算结果仍由所述接口装置300传送回服务器端。
[0061] 所述控制装置400与所述处理装置100电连接。所述控制装置400用于对所述处理装置100的状态进行监控。具体的，所述处理装置100与所述控制装置400可以通过SPI接口电连接。所述控制装置400可以包括单片机(Micro Controller Unit，MCU)。所述处理装置100可以包括多个处理芯片或者多个处理核，可以带动多个负载。因此，所述处理装置100可以处于多负载和轻负载等不同的工作状态。通过所述控制装置400可以实现对所述处理装置100中工作状态的调控。
[0062] 本实施例中提供的所述数据加速处理系统10，包括处理装置100、存储装置200接口装置300和控制装置400。所述处理装置100用于实现对数据的加速运算处理。所述存储装置200与所述处理装置100通过总线连接，用于存储服务器传送的数据。所述接口装置300与所述处理装置100电连接，用于实现所述处理装置100与服务器之间的数据传输。在运算过程中可以通过所述接口装置300将服务器中大量的运算任务传送至所述处理装置100进行运算。在完成运算的过程中可以将大量的缓存数据存储在所述存储装置200中。所述控制装置400与所述处理装置100电连接。所述控制装置400用于对所述处理装置100的状态进行监控。所述数据加速处理系统10通过所述处理装置100、所述存储装置200、所述接口装置300和所述控制装置400之间的配合使得数据的读取速度和运算效率提升。
[0063] 请参阅图2，在一个实施例中，所述处理装置100包括两个所述处理器110。本实施例中，所述处理器110可以是不同型号的芯片。可以理解，所述处理器110的位宽、处理的数据类型以及数据处理速度都可以不同。
[0064] 图2中，所述处理装置100包括两个所述处理器110。每一个所述处理器110通过总线连接多组所述存储单元210。当所述存储单元210为上述的DDR存储器时，所述处理器110还可以设置有DDR的控制器，用于实现对所述存储单元210的控制。所述接口装置300包括PCIE接口310和至少一个PCIE Switch芯片320。比如，在一个实施例中，所述PCIE接口310的输入端与服务器电连接。所述PCIE接口310的输出端与所述PCIE Switch芯片320的输入端电连接。所述PCIE Switch芯片320的输出端与所述处理器110电连接。可以理解，所述PCIE接口310实现了服务器与所述处理装置100之间的数据传输与数据转换。所述PCIE Switch芯片320实现了所述数据加速处理系统10中，所述处理器110的扩展。
[0065] 本实施例中，对所述数据加速处理系统10的功能进一步拓展。通过设置所述PCIE接口310和所述PCIE Switch芯片320使得所述数据加速处理系统10能够电连接更多的所述处理器110。而每一个所述处理器110都可以电连接多组所述存储单元210，使得所述数据加速处理系统10可以承接更多的运算数据。
[0066] 请参阅图3，所述数据加速处理系统10包括一个所述PCIE接口310和两个所述PCIE Switch芯片320。每一个所述PCIE Switch芯片320可以包括两个所述处理器110。每一个所述处理器110又可以包括多个所述存储单元210。这样进一步将所述数据加速处理系统10的数据运算功能进一步扩大。在另外的实施例中，所述数据加速处理系统10还可以包括更多个所述PCIE接口310和更多个所述PCIE Switch芯片320，以使所述数据加速处理系统10的数据运算功能进一步的扩大。所述数据加速处理系统10的运算可以通过所述处理器110的电连接进行实现。本实施例中，所述数据加速处理系统10的具体结构可以根据在每一个具体的服务器中实现的功能不同而进行设置。
[0067] 请参阅图4和图5，在一个实施例中所述数据加速处理系统10，还包括电源装置500。所述电源装置500与所述处理装置100和所述控制装置400通过总线连接。图5为本申请一个实施例中，所述数据加速处理系统10内部结构之间的电连接关系以及控制关系的示意图。
[0068] 所述电源装置500由所述控制装置400控制。所述电源装置500可以将所述PCIE接口310供电压与外部接口供电压转换为适合所述数据加速处理系统10中组件所需要的电压，并为所述数据加速处理系统10提供稳定的电流通路。另外，所述控制装置400可以实现对所述处理器110的动态调压、调频。比如，所述控制装置400可以通过SPI总线与所述处理器110通信，实时获取所述处理器110工作状态，并根据不同的工作状态通过IIC总线对所述电源装置500输出的电压进行调整，实现动态调压、调频。
[0069] 在一个实施例中，所述数据加速处理系统10还包括电流监测装置700。所述电流监测装置700与所述电源装置500电连接，用于控制所述电源装置500输出保证所述数据加速处理系统10正常工作的电流。所述电流监测装置700可以控制所述电源装置500输出12V的电流。所述电流监测装置700可以通过控制器监测12V的入口电流，给所述处理器110供电。所述控制装置400通过IIC总线检测所述电流监测装置700中的数据，当电流超过预设值时关断所述电源装置700，实现过流保护。或者当所述控制装置400监控到所述电流监测装置
700的入口电流不在一定范围时，所述控制装置400提示所述电源装置500供电不稳。
700的入口电流不在一定范围时，所述控制装置400提示所述电源装置500供电不稳。
[0070] 在一个实施例中，所述数据加速处理系统10，还包括温度监测装置800。所述温度监测装置800与所述控制装置400电连接，用于监测所述处理装置100的温度状态。所述温度监测装置800可以是温度传感器。所述温度监测装置800可以设置在靠近所述处理器110的地方。所述控制装置400通过IIC总线检测温度传感器返回值，当温度超过预设值时关断所述电源装置500，实现过热保护。
[0071] 本实施例中，所述数据加速处理系统10还配置了过热保护、过流保护与动态调压、调频的功能。使得所述数据加速处理系统10能够实时处理工作异常，具有安全、可靠等优点。
[0072] 在一个实施例中，所述数据加速处理系统10，还包括复位装置600。所述复位装置600与所述处理装置100电连接，用于对所述处理装置100进行复位控制。具体的，所述复位装置600可以对所述处理器110进行复位控制，或者对一个所述处理器110的4组DDR分别进行复位。所述复位装置600由一片与门芯片构成，当所述PCIE接口310或所述控制装置400发出复位信号时，所述处理装置100完成复位操作。
[0073] 在一个实施例中，所述数据加速处理系统10，还包括时钟控制装置900。所述时钟控制装置900与所述处理装置100电连接，用于实现对所述处理装置100的时钟控制。所述时钟控制装置900可以包括晶振与时钟缓冲器，分别为所述处理装置100提供内部单端时钟及外部差分时钟。
[0074] 在一个实施例中，所述处理装置100包括多个处理器110。每个所述处理器110用于执行n个流水级的计算，n大于或者等于2。每个所述处理器110用于对数据执行第一流水级的计算得到第一结果，将第一结果输入到第二流水级执行第二流水级的计算并得到第二结果。以此类推将第n-1结果输入到第n流水级执行第n流水级的计算得到第n结果。将所述第n结果输入到所述存储单元210，所述n为大于等于3的整数。
[0075] 具体的，所述处理器110执行运算包括神经网络计算。
[0076] 在一个实施例里，所述处理器110包括但不仅限于：第一部分的一个或多个乘法器。第二部分的一个或者多个加法器(更具体的，各部分的加法器也可以组成加法树)。第三部分的激活函数器。和/或第四部分的向量处理器。更具体的，向量处理器可以处理向量运算和/或池化运算。第一部分将输入数据1(in1)和输入数据2(in2)相乘得到相乘之后的输出(out)，过程为：out＝in1*in2。部分将输入数据in1通过加法器相加得到输出数据(out)。更具体的，部分为加法树时，将输入数据in1通过加法树逐级相加得到输出数据(out)，其中in1是一个长度为N的向量，N大于1，过程为：out＝in1[1]+in1[2]+...+in1[N]，和/或将输入数据(in1)通过加法数累加之后和输入数据(in2)相加得到输出数据(out)，过程为：out＝in1[1]+in1[2]+...+in1[N]+in2,或者将输入数据(in1)和输入数据(in2)相加得到输出数据(out)，过程为：out＝in1+in2。第三部分将输入数据(in)通过激活函数(active)运算得到激活输出数据(out)，过程为：out＝active(in)，激活函数active可以是sigmoid、tanh、relu、softmax等，除了做激活操作，第三部分可以实现其他的非线性函数，可将将输入数据(in)通过运算(f)得到输出数据(out)，过程为：out＝f(in)。向量处理器将输入数据(in)通过池化运算得到池化操作之后的输出数据(out)，过程为out＝pool(in)，其中pool为池化操作，池化操作包括但不限于：平均值池化，最大值池化，中值池化，输入数据in是和输出out相关的一个池化核中的数据。
[0077] 所述处理器110执行运算包括第一部分是将所述输入数据1和输入数据2相乘，得到相乘之后的数据。和/或部分执行加法运算(更具体的，为加法树运算，用于将输入数据1通过加法树逐级相加)，或者将所述输入数据1通过和输入数据2相加得到输出数据。和/或第三部分执行激活函数运算，对输入数据通过激活函数(active)运算得到输出数据。和/或第四部分执行池化运算，out＝pool(in)，其中pool为池化操作，池化操作包括但不限于：平均值池化，最大值池化，中值池化，输入数据in是和输出out相关的一个池化核中的数据。以上几个部分的运算可以自由选择一个多个部分进行不同顺序的组合，从而实现各种不同功能的运算。计算单元相应的即组成了二级，三级，或者四级流水级架构。
[0078] 上述的所述处理器110的具体结构还可以包括不同的架构。所述处理器110可以用于实现各种复杂的神经网络运算。
[0079] 以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
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