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一种通用伺服控制 算术逻辑单元

阅读：397发布：2020-05-17

专利汇可以提供一种通用伺服控制算术逻辑单元专利检索，专利查询，专利分析的服务。并且本发明涉及一种通用伺服控制算术逻辑单元，包括预加器、预调器B、预调器C、乘法器、限值器、复用器X、复用器Y、累加器和移位器，所述预加器、复用器X、复用器Y、限值器和累加复用器的信号控制端与用于对模式控制信号做延时调整的模式信号调整器相应的输出端相连，通过控制模式信号调整器输出的控制信号使得输出信号和输入信号的配置关系为多种。本发明可以在无需二次开发的基础上实现更多的伺服控制算法，缩短FPGA实现的开发周期。，下面是一种通用伺服控制算术逻辑单元专利的具体信息内容。

权利要求

1.一种通用伺服控制算术逻辑单元，其特征在于，包括预加器、预调器B、预调器C、乘法器、复用器X、复用器Y、累加器和移位器，所述预加器的输入端连接有两个输入信号，用于对输入的信号进行加法或减法运算，输出端与乘法器的第一输入端相连，所述预调器B的输入端连接有一个输入信号，用于对输入的信号进行预先调整，输出端与所述乘法器的第二输入端相连；所述乘法器用于对输入的信号进行乘法运算；所述乘法器的输出端与所述复用器X的M端相连；所述预调器C的输入端连接有一个输入信号，输出端与所述复用器Y的CRG端相连；所述复用器X与复用器Y的输出端与累加器相连，用于选择累加器的输入信号；所述累加器的输出端经过累加复用器与所述移位器相连；所述复用器X的LMT端限值器的输出端相连，所述限值器的两个输入端分别与累加器的输出端和复用器Y的CRG端相连，所述累加器的输出端还与复用器Y的ALU端相连；所述预加器、复用器X、复用器Y、限值器和累加复用器的信号控制端与用于对模式控制信号做延时调整的模式信号调整器相应的输出端相连，通过控制模式信号调整器输出的控制信号使得输出信号和输入信号的配置关系为多种。
2.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述输出信号和输入信号的配置关系为7种，具体为：其中，A和D为预加器的输
入信号，B为预调器B的输入信号，C为预调器C的输入信号，P为输出信号，ALU为累加器的输出信号，LMT为限值器的输出信号，S为移位器的移位值。
3.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述预加器包括寄存器A、寄存器D、加法器和寄存器AD，所述寄存器A的输入端与一个输入信号相连，寄存器D的输入端与另一个输入信号相连，所述寄存器A和寄存器B的输出端分别与加法器的两个输入端相连，所述加法器的输出端与寄存器AD的输入端相连。
4.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述预调器B包括寄存器B1、寄存器B2和复用器B，所述寄存器B1的输出端分为两路，一路直接与复用器B的一个输入端相连，另一路通过一个反相器与所述复用器B的另一个输入端，所述复用器B的输出端与寄存器B2相连。
5.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述预调器C包括寄存器C1、寄存器C2、寄存器C3和复用器C，所述寄存器C1的输出端分为两路，一路直接与复用器C的一个输入端相连，另一路通过一个反相器与所述复用器C的另一个输入端，所述复用器C的输出端依次与寄存器C2和寄存器C3相连。
6.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述限值器将所述预调器C的输出作为最大限制值，累加器的输出与所述最大限制值进行比较，决定所述限值器的输出为最大限制值还是累加器的输出值。
7.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述移位器包括复用器S、复用器DIR、寄存器S、饱和器和移位模块，所述复用器S与模式信号调整器相连，所述模式信号调制器的移位值控制信号端的位数位分为两路，一路直接与复用器S的一个输入端相连，另一路通过一个反相器与所述复用器S的另一个输入端相连，所述模式信号调制器的移位值控制信号端的符号位与所述复用器S的控制端相连；所述复用器S的输出端经过寄存器S后与移位模块相连，所述移位模块的输出的两个输出端分别与复用器DIR的两个输入端相连，所述复用器DIR的控制端与所述模式信号调制器的移位值控制信号端的符号位相连，所述复用器DIR的输出端与饱和器相连。
8.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述模式信号调整器共分五路，分别为限值器模式控制信号、输入模式控制信号、算术模式控制信号、累加器模式控制信号和移位值控制信号；所述限值器模式控制信号经过五个寄存器延时调整，与限值器中的寄存器DAT同步；所述输入模式控制信号经过一个寄存器延时调整，与预加器中的加法器、预调器B中的复用器B和预调器C中的复用器C同步；所述算术模式控制信号经过三个寄存器延时调整，与复用器X和复用器Y同步；所述累加器模式控制信号经过五个寄存器延时调整，与累加复用器同步；所述移位值控制信号经过四个寄存器延时调整，与移位器中的复用器S同步。

说明书全文

一种通用伺服控制算术逻辑单元

技术领域

[0001] 本发明涉及数字逻辑控制技术领域，特别是涉及一种通用伺服控制算术逻辑单元。

背景技术

[0002] FPGA(Field－Programmable GateArray)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

[0003] 在工业控制领域，FPGA是伺服控制算法常见的实现方法，其具有性能高、算法实现灵活等特性，但是不同的算法需要设计不同的FPGA实现架构，开发周期和难度都比较大。

发明内容

[0004] 本发明所要解决的技术问题是提供一种通用伺服控制算术逻辑单元，可在无需二次开发的基础上实现更多的伺服控制算法。

[0005] 本发明解决其技术问题所采用的技术方案是：提供一种通用伺服控制算术逻辑单元，包括预加器、预调器B、预调器C、乘法器、复用器X、复用器Y、累加器和移位器，所述预加器的输入端连接有两个输入信号，用于对输入的信号进行加法或减法运算，输出端与乘法器的第一输入端相连，所述预调器B的输入端连接有一个输入信号，用于对输入的信号进行预先调整，输出端与所述乘法器的第二输入端相连；所述乘法器用于对输入的信号进行乘法运算；所述乘法器的输出端与所述复用器X的M端相连；所述预调器C的输入端连接有一个输入信号，输出端与所述复用器Y的CRG端相连；所述复用器X与复用器Y的输出端与累加器相连，用于选择累加器的输入信号；所述累加器的输出端经过累加复用器与所述移位器相连；所述复用器X的LMT端限值器的输出端相连，所述限值器的两个输入端分别与累加器的输出端和复用器Y的CRG端相连，所述累加器的输出端还与复用器Y的ALU端相连；所述预加器、复用器X、复用器Y、限值器和累加复用器的信号控制端与用于对模式控制信号做延时调整的模式信号调整器相应的输出端相连，通过控制模式信号调整器输出的控制信号使得输出信号和输入信号的配置关系为多种。

[0006] 所述输出信号和输入信号的配置关系为7种，具体为：其中，A和D为预加器的输入信号，B为预调器B的输入信号，C为预调器C的输入信号，P为输出信号，ALU为累加器的输出信号，LMT为限值器的输出信号，S为移位器的移位值。

[0007] 所述预加器包括寄存器A、寄存器D、加法器和寄存器AD，所述寄存器A的输入端与一个输入信号相连，寄存器D的输入端与另一个输入信号相连，所述寄存器A和寄存器B的输出端分别与加法器的两个输入端相连，所述加法器的输出端与寄存器AD的输入端相连。

[0008] 所述预调器B包括寄存器B1、寄存器B2和复用器B，所述寄存器B1的输出端分为两路，一路直接与复用器B的一个输入端相连，另一路通过一个反相器与所述复用器B的另一个输入端，所述复用器B的输出端与寄存器B2相连。

[0009] 所述预调器C包括寄存器C1、寄存器C2、寄存器C3和复用器C，所述寄存器C1的输出端分为两路，一路直接与复用器C的一个输入端相连，另一路通过一个反相器与所述复用器C的另一个输入端，所述复用器C的输出端依次与寄存器C2和寄存器C3相连。

[0010] 所述限值器将所述预调器C的输出作为最大限制值，累加器的输出与所述最大限制值进行比较，决定所述限值器的输出为最大限制值还是累加器的输出值。

[0011] 所述移位器包括复用器S、复用器DIR、寄存器S、饱和器和移位模块，所述复用器S与模式信号调整器相连，所述模式信号调制器的移位值控制信号端的位数位分为两路，一路直接与复用器S的一个输入端相连，另一路通过一个反相器与所述复用器S的另一个输入端相连，所述模式信号调制器的移位值控制信号端的符号位与所述复用器S的控制端相连；所述复用器S的输出端经过寄存器S后与移位模块相连，所述移位模块的输出的两个输出端分别与复用器DIR的两个输入端相连，所述复用器DIR的控制端与所述模式信号调制器的移位值控制信号端的符号位相连，所述复用器DIR的输出端与饱和器相连。

[0012] 所述模式信号调整器共分五路，分别为限值器模式控制信号、输入模式控制信号、算术模式控制信号、累加器模式控制信号和移位值控制信号；所述限值器模式控制信号经过五个寄存器延时调整，与限值器中的寄存器同步；所述输入模式控制信号经过一个寄存器延时调整，与预加器中的加法器、预调器B中的复用器B和预调器C中的复用器C同步；所述算术模式控制信号经过三个寄存器延时调整，与复用器X和复用器Y同步；所述累加器模式控制信号经过五个寄存器延时调整，与累加复用器同步；所述移位值控制信号经过四个寄存器延时调整，与移位器中的复用器S同步。

[0013] 有益效果

[0014] 由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明主要由预加器、预调器、乘法器、累加器、限值器、移位器、饱和器、模式信号调整器、复用器和若干寄存器组成，通过模式控制信号使得输出信号和输入信号的关系可配置成7种，从而在无需二次开发的基础上实现更多的伺服控制算法，缩短FPGA实现的开发周期。附图说明

[0015] 图1是本发明的结构示意图；

[0016] 图2是本发明中预加器的结构示意图；

[0017] 图3是本发明中预调器B的结构示意图；

[0018] 图4是本发明中预调器C的结构示意图；

[0019] 图5是本发明中限值器的结构示意图；

[0020] 图6是本发明中移位器的结构示意图；

[0021] 图7是本发明中模式信号调整器的结构示意图。

具体实施方式

[0022] 下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。

[0023] 本发明的实施方式涉及一种通用伺服控制算术逻辑单元，如图1所示，包括预加器、预调器B、预调器C、乘法器、复用器X、复用器Y、累加器和移位器，所述预加器的输入端连接有两个输入信号，用于对输入的信号进行加法或减法运算，输出端与乘法器的第一输入端相连，所述预调器B的输入端连接有一个输入信号，用于对输入的信号进行预先调整，输出端与所述乘法器的第二输入端相连；所述乘法器用于对输入的信号进行乘法运算；所述乘法器的输出端与所述复用器X的M端相连；所述预调器C的输入端连接有一个输入信号，输出端与所述复用器Y的CRG端相连；所述复用器X与复用器Y的输出端与累加器相连，用于选择累加器的输入信号；所述累加器的输出端经过累加复用器与所述移位器相连；所述复用器X的LMT端限值器的输出端相连，所述限值器的两个输入端分别与累加器的输出端和复用器Y的CRG端相连，所述累加器的输出端还与复用器Y的ALU端相连；所述预加器、复用器X、复用器Y、限值器和累加复用器的信号控制端与用于对模式控制信号做延时调整的模式信号调整器相应的输出端相连，通过控制模式信号调整器输出的控制信号使得输出信号和输入信号的配置关系为7种，具体为：其中，A和D为预加器的输入信号，B为预调器B的输入信号，C为预调器C的输入信号，ALU为累加器的输出信号，LMT为限值器的输出信号，S为移位器的移位值。

[0024] 预加器用于在乘法器之前预先计算的加法模块，如图2所示，所述预加器包括寄存器A、寄存器D、加法器和寄存器AD，所述寄存器A的输入端与一个输入信号相连，寄存器D的输入端与另一个输入信号相连，所述寄存器A和寄存器B的输出端分别与加法器的两个输入端相连，所述加法器的输出端与寄存器AD的输入端相连。输入信号A和D的数据宽度是16比特，首先分别经过寄存器A和D进行数据寄存，然后经过加法器进行加法或者减法计算，通过模式控制信号INMODE的第0比特选择，关系如表1所示，计算得到结果M为17比特数据，最后通过寄存器AD进行寄存后输出至下一级。

[0025]

[0026] 表1

[0027] 预调器B用于对输入信号B进行预先调整，如图3所示，所述预调器B包括寄存器B1、寄存器B2和复用器B，所述寄存器B1的输出端分为两路，一路直接与复用器B的一个输入端相连，另一路通过一个反相器与所述复用器B的另一个输入端，所述复用器B的输出端与寄存器B2相连。输入信号B的数据宽度是16比特，首先经过复用器B选择输出信号B的原值或者相反值，通过模式控制信号INMODE的第1比特选择，关系如表2所示，选择结果最后经过寄存器B2进行数据寄存后输出至下一级。

[0028]

[0029] 表2

[0030] 预调器C用于对输入信号C进行预先调整，如图4所示，所述预调器C包括寄存器C1、寄存器C2、寄存器C3和复用器C，所述寄存器C1的输出端分为两路，一路直接与复用器C的一个输入端相连，另一路通过一个反相器与所述复用器C的另一个输入端，所述复用器C的输出端依次与寄存器C2和寄存器C3相连。输入信号C的数据宽度是48比特，首先经过复用器C选择输出信号C的原值或者相反值，通过模式控制信号INMODE的第2比特选择，关系如表3所示，选择结果最后经过两级寄存器C2和C3进行数据寄存后输出至下一级。

[0031]

[0032] 表3

[0033] 乘法器对预加器和预调器B的输出进行乘法计算，其结构如图1所示，由乘法模块、寄存器M和移位器组成。预加器和预调器B的输出分别为17比特和16比特的数据，经过乘法计算后得到33比特的数据结果，在寄存器M中进行数据寄存，经过移位模块对数据向左移一位后输出至下一级。

[0034] 复用器X和复用器Y用于选择累加器的输入信号，如图1所示，通过模式控制信号OPMODE选择，关系如表4和表5中所示，其中LMT是限值器的输出，ALU是累加器的输出。复用器X和复用器Y的输出经过寄存器X和寄存器Y进行数据寄存后，在累加器中执行加法计算，得到结果经过寄存器ALU寄存后输出至下一级。

[0035]

[0036] 表4

[0037]

[0038] 表5

[0039] 所述限值器将所述预调器C的输出作为最大限制值，累加器的输出与所述最大限制值进行比较，决定所述限值器的输出为最大限制值还是累加器的输出值。由此可见，限值器是用于限制累加器的输出值的大小，其关系如式所示，其中ALU为累加器的输出，L为最大限制值，LMT为限值器的输出。限值器的结构如图5所示，由最大值比较、最小值比较、寄存器CMP、寄存器DAT、寄存器L、反相器、或门、复用器L1和复用器L2组成。

[0040] 移位器用于移位操作，如图6所示，所述移位器包括复用器S、复用器DIR、寄存器S、饱和器和移位模块，所述复用器S与模式信号调整器相连，所述模式信号调制器的移位值控制信号端的位数位分为两路，一路直接与复用器S的一个输入端相连，另一路通过一个反相器与所述复用器S的另一个输入端相连，所述模式信号调制器的移位值控制信号端的符号位与所述复用器S的控制端相连；所述复用器S的输出端经过寄存器S后与移位模块相连，所述移位模块的输出的两个输出端分别与复用器DIR的两个输入端相连，所述复用器DIR的控制端与所述模式信号调制器的移位值控制信号端的符号位相连，所述复用器DIR的输出端与饱和器相连。图中移位值S为2比特，第1比特是符号位，决定向左移位或者向右移位，第0比特位决定移位的位数。复用器ALU的输出进行移位操作后，经过饱和器判断是否有数据溢出的情况，最后输出至下一级。

[0041] 模式信号调整器用于对模式控制信号做延时调整，通过插入寄存器组，使各模式控制信号与各模块中的其它信号同步，如图7所示，所述模式信号调整器共分五路，分别为限值器模式控制信号、输入模式控制信号、算术模式控制信号、累加器模式控制信号和移位值控制信号；所述限值器模式控制信号经过五个寄存器延时调整，与限值器中的寄存器DAT同步；所述输入模式控制信号经过一个寄存器延时调整，与预加器中的加法器、预调器B中的复用器B和预调器C中的复用器C同步；所述算术模式控制信号经过三个寄存器延时调整，与复用器X和复用器Y同步；所述累加器模式控制信号经过五个寄存器延时调整，与累加复用器同步；所述移位值控制信号经过四个寄存器延时调整，与移位器中的复用器S同步。

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