技术领域
[0001] 本
发明涉及数字
电路实验技术领域，特别涉及一种片上数字电子技术实验系统。
背景技术
[0002] 在高校的教学中，数字电子技术实验是电子信息类、通信类、计算机类专业的一
门重要的专业技术
基础课，也是工程实践性很强的专业基础课。开设数字电路实验主要是让学生熟悉数字电子技术实验方法，培养学生分析、设计、组装和调试的能
力。为将来的
单片机、EDA、电子系统设计等课程打下基础。
[0003] 目前，高校的教学中采用虚拟
软件Proteus仿真和实验箱来进行数字电路实验。一方面，虚拟软件Proteus仿真抽象且远离工程实践。另一方面，实验箱基于TTL或者COMS基本
逻辑门电路在通用DIP封装IC插座插入不同芯片实现数字电路设计，针对不同的实验要备用大量的门电路芯片，频繁的芯片插拔连线，导致芯片损耗大，学生实验效率低下；同时由于芯片资源有限，实验项目固定，缺乏灵活性，不利于各专业实验教学的特色开展，无法完成综合性实验，不能发挥学生学习的主动性和独创性。
[0004] 随着电子集成技术的发展，基于FPGA的数字综合实验平台的设计与开发开始面向高校教学，但是其具有很高的复杂度，更适合EDA专业课实验，并不适合专业基础课得数字电路实验课程。因此，缺少一种软
硬件结合、适合高校数字电路基础实验课程的开发平台供初学电路的学生学习。
发明内容
[0005] 本发明针对上述问题，提供一种软硬件结合且适合高校数字电路基础实验课程的开发平台以供初学电路的学生学习的片上数字电子技术实验系统。
[0006] 为此，本发明解决上述问题所采用的技术方案是：一种片上数字电子技术实验系统，由作为第一级实验平台的原理图开发平台、作为第二级实验平台的仿真平台和作为第三级实验平台的可重配置硬件平台组成的；原理图开发平台包括分别嵌入原理图开发平台的原理图设计单元、系统库、用户库、综合工具、配置文件和网表文件；仿真平台包括分别嵌入仿真平台的功能仿真单元和时序仿真单元；可重配置硬件平台包括分别嵌入可重配置硬件平台的JTAG配置电路、数据存储单元、MCU、可重配置数字芯片和外围电路。
[0007] 进一步地，第一级实验平台、第二级实验平台和第三级实验平台为依次由顶层向下设置，第一级实验平台基于原理图开发平台进行系统原理图设计，第二级实验平台基于第一级实验平台生成的网表文件进行电路功能仿真和时序仿真，电路功能仿真和时序仿真无误后，第三级实验平台基于可重配置硬件平台进行数字电路
硬件实现。
[0008] 更进一步地，所述系统库包含系统自带元器件模型，用户库包含用户开发的元器件模型，用于给原理图设计单元提供所需元器件进行图形化电路设计和开发。
[0009] 更进一步地，所述仿真平台先由功能仿真单元进行功能仿真，功能仿真无误后由时序仿真单元进行时序仿真，所述功能仿真单元只验证数字电路的逻辑功能是否正确，不含有
信号延时信息；所述时序仿真单元验证电路逻辑功能是否正确，同时含有信号的延时信息。
[0010] 更进一步地，所述数据存储单元为用于存储综合工具产生的配置文件的
USB闪存盘。
[0011] 更进一步地，可重配置硬件平台基于
可编程逻辑器件实现，可编程逻辑器件为Altera Cyclone II系列的EP2C8Q208C8。
[0012] 更进一步地，所述可重配置硬件平台中的外围电路可扩展，扩展后的外围电路包括
开关控制电路、数码管显示电路、LED指示电路、脉冲
触发电路、电源模
块电路、下载电路、时钟电路、复位电路和配置电路；且扩展后的外围电路中各单元之间可以级联扩展以实现复杂数字电路的实验设计。
[0013] 与
现有技术相比，本发明的有益效果是 ：a)本发明的片上数字电子技术实验系统没有外部
连接线，无需频繁插拔逻辑门电路，体积小成本低，实验效率高，灵活。
[0014] b)本发明的片上数字电子技术实验系统学生只需要通过完善用户库，即可高效的进行各种综合性的数字电路设计实验，扩展后还可以进行STM32单片机实验和EDA实验。
[0015] c)本发明的片上数字电子技术实验系统，各个扩展单元间可以级联，实现复杂数字电路的实验设计。
[0016] d)本发明的片上数字电子技术实验系统实验系统集成度高，所有数字电路设计都在一片可编程逻辑器件中实现，可谓片上数字电路实验系统。
[0017] e)本发明的片上数字电子技术实验系统学生可以选择离线和在线两种实验形式，提高了学生实验的效率。
附图说明
[0019] 图2是本发明外围电路扩展后形成的外围扩展电路的结构框图。
[0020] 图3是本发明的
实施例的电路设计原理图；图4是本发明的实施例的仿真平台演示图；
图5是本发明的实施例的功能仿真图；
图6是本发明的实施例的时序仿真图。
具体实施方式
[0021] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
[0022] 如图1所示，片上数字电子技术实验系统，由作为第一级实验平台的原理图开发平台、作为第二级实验平台的仿真平台和作为第三级实验平台的可重配置硬件平台组成的；原理图开发平台包括分别嵌入原理图开发平台的原理图设计单元、系统库、用户库、综合工具、配置文件和网表文件；仿真平台包括分别嵌入仿真平台的功能仿真单元和时序仿真单元；可重配置硬件平台包括分别嵌入可重配置硬件平台的JTAG配置电路、数据存储单元、MCU、可重配置数字芯片和外围电路。
[0023] 作为第一级实验平台，原理图开发平台中的原理图设计单元基于QuartusII9.1软件的Block Diagram/Schematic File开发环境，系统库和用户库嵌入在原理图开发平台中，为原理图设计单元提供设计所需器件。系统库由QuartusII9.1软件库提供，用户库的元器件是利用VHDL语言设计，验证无误后添加到用户库内。设计好的原理图文件由综合工具综合生成配置文件和网表文件，提供给下一级平台使用。
[0024] 作为第二级实验平台，仿真平台包括功能仿真单元和时序仿真单元，所述仿真平台先由功能仿真单元进行功能仿真，功能仿真无误后由时序仿真单元进行时序仿真，所述功能仿真单元只验证数字电路的逻辑功能是否正确，不含有信号延时信息；所述时序仿真单元验证电路逻辑功能是否正确，同时含有信号的延时信息。具体的，功能仿真单元基于第一级实验平台综合工具产生的网表文件仿真电路逻辑功能，分析电路逻辑是否满足设计要求，如果不满足则
修改原理图后再由功能仿真单元进行功能仿真，直到满足为止。功能仿真满足设计要求后由时序仿真单元进行时序仿真，时序仿真单元基于第一级实验平台综合工具产生的网表文件仿真电路逻辑功能和信号间的延时，分析电路时序否满足设计要求。
[0025] 作为第三级实验平台，可重配置硬件平台在仿真结果满足设计要求后，有两种配置方式，第一种配置方式为学生在线应用基于第一级实验平台综合工具产生的配置文件通过JTAG配置电路配置可重配置数字芯片进行硬件电路实现，并通过外围电路验证。第二种配置方式为离线设计模式，学生可以将基于第一级实验平台综合工具产生的配置文件存入数据存储单元，通过MCU调用配置文件配置可重配置数字芯片进行硬件电路实现，并通过外围电路验证。根据上述方案可实现在线和离线两种实验方式。
[0026] 再有，可重配置硬件平台中的外围电路可扩展构成外围扩展电路，如图2所示，外围扩展电路包括开关控制电路、数码管显示电路、LED指示电路、脉冲触发电路、电源模块电路、下载电路、时钟电路、复位电路和配置电路；且扩展后的外围电路中各单元之间可以级联扩展以实现复杂数字电路的实验设计。
[0027] 其中，开关控制电路由16个钮子开关和16个发光
二极管组成，每个钮子开关都可以直
接触发FPGA芯片上一个引脚。
[0028] 数码管显示电路由6个数码管组成，数码管上的每一段分别由FPGA芯片上一个引脚触发，用来显示计数数值、日期显示等。
[0029] LED指示电路由16个
发光二极管组成，每个LED都是直接由FPGA芯片上一个引脚来驱动。
[0030] 脉冲触发电路有1个脉冲触发，选用时基集成芯片SA555P，设计一个输出脉冲宽度可调的单稳态触发电路，脉冲宽度可以由两个外部电位器和一个外部电容控制。
[0031] 电源模块电路是片上数字电子技术实验系统能够正常工作最基本的电路。FPGA主控芯片EP2C5T144C8N需要1.0V/1.2V
电压来供给内部逻辑电压和
锁相环数字电压，输入输出口电压接入3.3 V的电压来给每个片区提供不同的电压标准，同时为了外围电路的3.3V电压不与主控芯片共用，因此，在设计上采用了两路电压模块，一路把输入的5V电压分别转换为3.3V、1.2V等来维持主控芯片的正常工作，另一路把输入的5V电压转换为3.3V供外围电路使用。同时为了方便检测电源的工作状态，在3.3V电源输出处接上LED发光二极管（电源指示灯）。
[0032] 下载电路配置
接口是对FPGA逻辑宏单元进行配置的一个过程。FPGA是基于SRAM工艺，在FPGA内部，有许多可编程的多路器、逻辑、互连线
节点和RAM初始化内容等，需要配置数据来控制。为了使片上数字电子技术实验系统中FPGA掉电后仍然能够保持程序数据，FPGA需要外接配置芯片，这里选用了Altera公司的串行FLASH
存储器EPCS16。EPCS16属于增强型配置器件，容量高达16Mbit，支持对打容量FPGA的单片配置，它们可以由JTAG接口进行在系统编程。
[0033] 时钟电路在FPGA设计中用一个全局时钟口CLK，由于它是单个时钟口，所有我们考虑用有源晶振时钟作为外部时钟来源，本发明采用的是50MHz的晶振为系统提供精准的时钟源。
[0034] 复位电路包括RST复位电路和nCONFIG重置电路。RST复位采用RESET按键开关构成的阻容复位电路，按下后，低电平有效产生复位信号。nCONFIG重置电路则由nCONFIG按键来触发，按下后可以使FPGA进行重新配置而不需要重启板子电源进行复位操作。
[0035] 配置电路包括JTAG配置和MCU配置两种方式，通过JTAG接口可以实现FPGA在线配置，需要PC机支持。通过MCU配置，只需将配置文件存储在移动存储器中，移动存储器采用USB闪存盘，USB闪存盘通过MCU读取配置文件完成FPGA配置，无需PC机支持。
[0036] 现对本发明内容所阐述的片上数字电子技术实验系统进行演示说明：现设计一个十进制计数器，并利用数码管显示计数值，技术时钟
频率为1Hz，根据设计要求，可重配置硬件平台提供50MHz的
时钟信号，通过
锁相环分频到20MHz，然后利用
分频器进行20M分频，产生1HZ的时基信号fout；选择计数器74LS290，根据其
真值表功能，将CLKA与QA连接，技术脉冲有CLKA输入，使能控制端均接低电平，即可构成十进制计数器，选择
74LS47作为BCD码到数码管的显示译码器。设计电路如图3所示，CLOCK外接50MHZ时钟信号，经过锁相环pll输出20MHZ的时钟C0，C0接入分频器pulse的输入端CLK，分频器pulse分频输出1HZ的时基信号fout，fout接入74LS290的CLKA引脚，74LS290的十进制计数值输出QA，QB，QC，QD接入到显示译码器74LS47的输入端A，B，C，D，74LS47段码输出OA，OB，OC，OD，OE，OF，OG，OH连接到数码管。
[0037] 可编程器件以ALTERA的FPGA为例，系统库包含常用的74系列的逻辑芯片和IO引脚等，根据功能分析设计的电路，系统库已含有电路中的74LS290和74LS47这两个器件，锁相环pll和分频器pulse可通过用户库设计完成添加到原理图设计平台。原理设计完成后进行综合、适配，生成网表文件。
[0038] 仿真平台可进行时序仿真和功能仿真，通过仿真验证电路时序逻辑是否正确，有问题则返回原理图设计平台进行更改，直到问题解决。在
波形仿真平台中调入所要分析的输入输出引脚，同时也可以调入中间寄存器结果，在此，调入时钟
输入信号CLOCK、段码输出端口SEG_DATA（SEG_DATA为段码输出OA，OB，OC，OD，OE，OF，OG，OH组合在一起的数据），CONTER为十进制计数器的输出值，利用时钟赋值工具将CLOCK赋值为周期性方波信号。
[0039] 通过仿真设置，分别进行功能仿真和时序仿真，图4为仿真平台演示图，输入
输出信号之间为零延时，图5为时序仿真图，明显看到输出和输入信号间有延时，而且还有毛刺产生，根据系统功能要求，延时和毛刺都可以忽略，此时可以配置到FPGA中进行系统硬件实现。
[0040] 通过JTAG接口，选择SOF配置文件可以直接配置FPGA内部逻辑宏单元实现电路功能，这种方式系统掉电后，配置信息就丢失了。通过JTAG接口，选择JIC配置文件可以将FPGA配置信息下载到EPCS芯片中，上电时FPGA自动从EPCS芯片中读取配置信息实现电路功能，这种方式系统掉电后，配置信息保存在EPCS芯片中不会丢失。FPGA配置过后，结合外围的时钟输入和数码管输出即可完成电路设计和硬件平台验证。
[0041] 本文中FPGA仅用于举其例说明可编程逻辑器件在本方案中的应用。
[0042] 以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和
说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的
权利要求书及其等效物界定。
