数字视觉接口和高清晰度多媒体接口是把图形数据从源传输至某些类型显示 器的高速串行互连标准。这些标准以极低的差分电压电平在较广的数据速率范围内 起作用。但由于较高数据速率(250Mb/s至1.65GB/s)、较小的电压摆幅(800mV)、 由电缆和联接器引起的信号反射以及发射机和接收机制造之间的兼容性问题的组 合，就使得接口连接被限制在一个相对较短的距离内。
图1示出了这种传统系统的一个实例。在图1中，数字视频源20通过电缆10 与显示设备30相连。该系统需要专用接口以建立源20和显示设备30间的链路。
参考传统数字视觉接口和/或高清晰度多媒体接口系统的另一个例子，数据传 输系统在点A和点B之间来回发送数据；然而数据传输系统在一个方向上发送的 数据量与另一个方向不同。更具体地，在该传统系统中，点A能够以2Gb/s的速 率发送数据至点B，但是点B仅以1Mb/s的速率发送数据给点A。此类系统通常 需要两个通道，一个用于高速下行数据、一个用于低速上行数据，或者需要创建双 向数据流并添加额外电路的单模系统。
此外，图形应用程序为不同的显示分辨率以不同的时钟频率运行。然而在许 多数据传输体系结构中，以固定数据速率传输数据较为有利。实现该益处的问题是 实现将转换器接收的可变速率数据转换成固定速率数据用于实际传输，并在随后将 固定速率数据无损地转换回可变速率数据。
在提供的数字视觉接口和/或高清晰度多媒体接口系统中，需要测试与这些接 口相关联的集成电路以确保应有的信号质量。此外，还需要以工作速度进行测试以 确保该测试程序能够可靠地识别问题。
在测试与数字视觉接口和/或高清晰度多媒体接口相关联的集成电路中存在若 干问题。更具体地，测试1.65GHz信号的一个问题是使用普通数字测试器。在千 兆赫频率下，使用仅有CMOS的芯片很难产生在加工、温度和电压影响下质量仍 符合要求的信号。
更具体地，在高清晰度多媒体接口的情况下，相关的上升时间、下降时间、 抖动、占空因数等都必须符合若干信号质量规范。必须把导致信号质量劣化的任何 测试电路输出负载保持在最低以避免对正常操作的不利影响。
测试与数字视觉接口和/或高清晰度多媒体接口相关联的集成电路的另一个问 题是无法使用诸如采样-保持之类的传统采样数据多路复用电路。传统的采样多路 复用电路，即连接输出驱动器和测试电路的电路，要么无法在连续时间模式下运行， 要么不具备高带宽。
此外，测试电路必须是高速的，因为其不用于常规运行所以面积应是较小的， 必须稳固而不影响芯片成品率，并且应具有高于输出级的精确度而不会产生虚假测 试故障。传统上，如果测试电路达到了高速要求就不会是稳固、面积较小或精确的。
测试与数字视觉接口和/或高清晰度多媒体接口相关联的集成电路的再一个问 题是相对较高的外部端接电压。用于高清晰度多媒体接口的端接电压是3.3V，而 传统的芯片电压是1.8V。此外，由1.8V逻辑控制的多路复用电路必须能够在3.3V 的输入电压下运行。这种电压差异对常规操作和芯片掉电都会产生不利的影响，因 为此种电压不一致会导致由多路复用从输出焊盘中抽出电流。同样地，传统测试电 路也无法以良好的精确度且避免由高电压场引起设备故障的情况下，处理共模电压 高于1.8V电路电压的信号。
此外，还必须为传统测试电路提供通常低于电路频响的静电放电保护。在提 供高速测试路径的情况下，还因为传统多路复用电路中的是CMOS器件的栅极， 所以无法在输出至采样电路的信号路径内使用这些栅极。CMOS器件的栅极只能 通过电阻器连接至输出焊盘。因为电阻器较大以防止测试电路引发静电放电故障， 所以静电放电保护电阻器降低了信号带宽。则由于静电放电问题的存在就限制了多 路复用电路的电路布局。
于是，就希望提供一种不会对常规电路行为形成产生不利影响的测试电路。 同时希望提供一种没有静电放电问题的测试电路。此外也希望提供一种面积小且精 确并稳固的测试电路。还希望提供一种能够对其电压高于芯片电源的信号进行测量 的测试电路。最后希望提供一种能够进行模拟动态信号路径的高速和低速功能测试 的测试电路。

本发明的一个方面涉及一种高清晰度多媒体接口电路。该高清晰度多媒体接 口电路包括生成第一数据的高清晰度多媒体接口编码器；操作性地与所述高清晰度 多媒体接口编码器连接并从所述第一数据中生成高频数据的输出电路；操作性地与 所述输出电路连接的电容性耦合器；操作性地与所述电容性耦合器连接并生成与所 述高频数据相对应的采样数据的采样电路；以及操作性地与所述采样电路连接并比 较采样数据和第一数据的测试电路。
本发明的另一个方面涉及一种高清晰度多媒体接口电路。该高清晰度多媒体 接口电路包括生成第一数据的高清晰度多媒体接口编码器；操作性地与所述高清晰 度多媒体接口编码器连接并从所述第一数据中生成高频数据的输出电路操作性地 与所述输出电路连接并生成与所述高频数据相对应的采样数据的采样电路，其中所 述采样数据的时钟频率小于所述高频数据的时钟频率；以及操作性地与所述采样电 路连接并比较采样数据和第一数据的测试电路。
本发明的再一个方面涉及一种高清晰度多媒体接口电路。该高清晰度多媒体 接口电路包括生成多个第一数据通道的高清晰度多媒体接口编码器；操作性地与所 述高清晰度多媒体接口编码器连接并从所述第一数据中生成多个高频数据通道的 输出电路；操作性地与所述输出电路连接并选择采样通道的多路复用器；操作性地 与所述多路复用器连接的电容性耦合器；操作性地与所述电容性耦合器连接并生成 与所述高频数据相对应的采样数据的采样电路，其中所述采样数据的时钟频率小于 所述高频数据的时钟频率；以及操作性地与所述采样电路连接并比较采样数据和第 一数据的测试电路。
本发明的另一个方面涉及一种选择高清晰度多媒体接口电路的传输时钟的适 当相位用于提供自动高速测试的方法。该方法选择高清晰度多媒体接口电路的传输 时钟第一相位；测量误码率；若测得误码率为零就选择所述高清晰度多媒体接口电 路的传输时钟第一相位做为用于测试的所述适当相位；若测得误码率非零就选择所 述高清晰度多媒体接口电路传输时钟的另一相位做为所述适当相位；测量新的误码 率；重复对所述高清晰度多媒体接口电路的传输时钟另一相位的选择并测量新的误 码直到特定的相位选择产生的误码为零。
附图说明
本发明可以具体化为各种组件和组件排列，以及各种步骤和步骤排列。并不 想要限制本发明的附图仅用于示出较佳实施例，其中：
图1示出了现有技术的数字视频数据源/显示系统；
图2根据本发明的概念示出了用于带有内置式自测电路的高清晰度多媒体接 口的集成芯片；
图3根据本发明的概念示出了在高清晰度多媒体接口的集成芯片上用于内置 式自测电路的采样电路；以及
图4根据本发明的概念示出了多路复用电路。

如下将结合较佳实施例对本发明进行描述；应该理解不应将本发明限于在此 描述的实施例。相反，应该认为由所附权利要求限定包括在本发明精神和范围内的 所有变化、修改和等效。
对参考附图大致理解本发明。贯穿附图使用的类似编号指代相同或等效的元 素。还应注意到示出本发明的若干附图并未按比例画出，并且有意放大某些区域以 恰当显示本发明的特征和概念。
如上所述，希望提供一种不会对常规电路行为产生不利影响的测试电路。同 时希望提供一种没有静电放电问题的测试电路。此外也希望提供一种面积小且精确 稳固的测试电路。还希望提供一种能够对其电压高于芯片电源的信号进行测量的测 试电路。最后，希望提供一种能够进行模拟动态信号路径的高速和低速功能测试的 测试电路。
为实现这一测试系统，本发明利用如下所述的内置式测试电路对数字视觉接 口和/或高清晰度多媒体接口芯片进行高频测试。例如，本发明能够以最高1.6GHz 和最低25MHz的速率测试数字视觉接口和/或高清晰度多媒体接口芯片。
图2根据本发明的概念示出了用于带有内置式自测电路的高清晰度多媒体接 口的集成芯片。如图2所示，集成芯片10包括高清晰度多媒体接口100和自测电 路200。
高清晰度多媒体接口100包括高清晰度多媒体接口编码器110，用于从定时信 息中生成首部信息并编码多个图像数据通道，例如，红、绿、蓝数据通道。高清晰 度多媒体接口编码器110还在必要时将带有图形数据和恰当置闲码的首部信息传 输给串行化器(serializer)130。串行化器130多路复用该信息以创建具有固定数 据速率的串行数据流。
具有固定数据速率的串行数据流由驱动器140和150以及高频开关电路180 转换成脉冲流。这些脉冲经由电缆(未示出)送出并最终在显示设备上显示或由另 一电子数据设备接收。此外，高清晰度多媒体接口100还包括传输锁相环电路120。
如上所述，集成芯片10还包括自测电路200。自测电路200包括测试电路210、 多路复用电路230和采样电路220。采样电路220提供高带宽操作，能稳固精确地 测量其电压高于芯片10电压源的信号，并且在芯片10上仅覆盖了较小的面积。
图4更详细地示出了多路复用电路230。多路复用电路230提供用于信号路径 的高带宽、非测试模式下的高阻抗、输出焊盘的低负载、相比于芯片10电压源的 高输入电压容限以及良好的静电放电保护。
如图4所示，多路复用电路230在其截止时提供高阻抗。更具体地，PMOS 晶体管2390和2395栅极对PMOS晶体管2390和2395输入端的电阻2392和2397 就会在晶体管2310和2320关断时分别将PMOS的Vgs设置为零。因为电阻2392 和2397不在信号路径内，所以电阻2392和2397可以很大以使得测试模式下的电 流抽取最小并能为栅极提供卓越的静电放电保护。
当NMOS晶体管2310和2320导通时，通过大电阻2392和2397的极小器件 电流在Vgs＝3V(芯片输出焊盘处的共模电压)时导通PMOS晶体管2390和2395。 即使使用较小的3.3V PMOS器件，但由于较大的PMOS Vgs，仍使得PMOS晶体 管2390和2395的导通电阻很小。应该注意到3.3V器件与1.8V器件相比，具有 更大的Vt和栅极长度，这都能增加给定偏置条件下的漏源电阻。由电阻器提供的 较大PMOS Vgs可以解决这些问题。这样就可以不影响信号带宽。
还应注意到输出电压电平仅略受较小的NMOS器件电流影响。因为仅有 PMOS晶体管的源极扩散直接与输出焊盘连接，所以就能避免PMOS晶体管的静 电放电，从而导致多路复用电路230免于静电放电。
还应注意到通过多路复用电路230中的PMOS晶体管也能使采样电路220免 于静电放电事件。使用较小的PMOS晶体管就不会加载至输出焊盘，从而也避免 对正常高速操作的影响。
如图2所示，多路复用电路230的输出电压通过电容器223和222电容性地 耦合入采样电路220。电容性耦合防止输出级的电流负载通过多路复用电路230， 并且允许在最优采样电平处对比较器的偏置，从而使得信号路径频率和电压测量精 度能够变得最大。此外，电容器还能避免有源电路相对较高的输入电压。
如图2所示，采样电路220使用一组比较器224，这些比较器以低于高清晰度 多媒体接口100的数据速率进行采样。时钟相位选择电路229根据接收自传输锁相 环120的定时时钟来控制该组比较器224的采样。将该组比较器224的输出送入并 行化器(parallelizer)225，而后者则在数据送入测试电路210之前把该串行数据转 换成并行数据。
图3提供了采样电路220更为详细的图示。如图3所示，多路复用电路230 的输出电压通过电容器2231和2232电容性地耦合入采样电路220。电容性耦合防 止输出级的电流负载通过多路复用电路230，并且允许在最优采样电平处对比较器 的偏置，从而使得信号路径频率和电压测量精度能够变得最大。
因为电容器2231和2232相对较大(即根据片上电容)，就要求相当长的初 始化时间以获得通过输入电容器2231和2232的合适压降。较长的充电时间会导致 由测试时间延长所引起的成本增加。使用低阻抗的预充电电路228对电容器2231 和2232进行快速恰当的充电。
采样电路220使用一组比较器224(2241、2242、2243和2244)以低于高清 晰度多媒体接口100的数据速率进行采样。该组比较器(2241、2242、2243和2244) 由DC偏置电路226偏置。时钟相位选择电路229根据接收自传输锁相环120的数 据控制该组比较器(2241、2242、2243和2244)的采样。将该组比较器(2241、 2242、2243和2244)的输出在数据送入并行化器(parallelizer)225之前由重新定 时电路2245重新定时，而并行化器225则在数据送入测试电路210之前把该串行 数据转换成并行数据。
采样电路220允许使用相对较大(因此较慢)的输入器件，从而通过降低噪 声来提供测量的精确度并降低比较器输入处的偏移电压。相对较慢的采样速度就允 许在比较器中使用简单的低功率电路。这样还能让使用的区域最小。应该注意到送 至测试电路的数据的时钟频率还可由重新定时电路进一步降低。例如，重新定时电 路可以将送至测试电路的数据处的时钟频率降低传输数据频率的1/20。时钟频率的 下降缩小了测试逻辑的区域(由降低的负载引起的较小栅极)并且方便了逻辑块的 布局与合成。
另一方面，测试电路210提供与串行化器级和传输输出器件都相关联的测试 自动化、测试完备性和可变信号路径延迟补偿以及测试电路本身。测试电路210 还能执行高水平的模拟功能测试。此外，测试电路210还能测试源极和沟之间的传 输通道以提供良好/不好的信号判定。
如图2所示，将采样电路220的输出送入测试电路210内的缓冲器215。测试 电路210还包括模式发生器211，用于根据接收自传输锁相环电路120的数据生成 测试模式。将测试模式送入缓冲器213以及高清晰度多媒体接口编码器110。
由模式比较电路214比较缓冲器213中的模式和缓冲器215中的模式。将比 较结果送入有限状态机控制逻辑块212。控制有限状态机212为高清晰度多媒体接 口编码器110、模式发生器211和时钟相位选择电路229提供控制信号。
如上所述，传统上由于电压电平、高速(即波形的传输速率和较小时间周期) 以及模拟传输电路中信号路径延迟的变化，使得很难测试发射机。此外仍如上所述， 任何测试电路都不能影响测量或芯片的正常运行。而这也就是通常为何使用专用外 部测试电路，即与测试器卡上测试负载相连接的电缆来实现测试的原因。
在任何其操作并不基于时钟信号的模拟电路中，传播时间是过程、温度和电 压的函数。在生产环境中，传统上通常将测试电压设置为最坏条件以允许温度和器 件特性的大幅变化；而这些因数会导致信号路径延迟的大幅变化。还应注意到信道 间的系统延迟会对预判定采样相位的选择产生不利的影响。传统上已将测试例程写 入以改变送入采样电路的测试器采样时钟的定时；然而这又会增加测试时间。
本发明提供与用于传输数据的时钟相同的测试传输时钟的多相位使用。测试 逻辑执行多次传输测试从而为每个测试自动选择不同的相位。可选择单个相位用于 测试通过标准，也可使用多个良好测试相位。用于多个良好相位的测试通过判定“眼 图张开度(eye-opening)”而提供更好的信号质量测量。对“眼图(eye)”的测 量是用于判定通过传输通道的被传输信号质量的定性测试。
本发明通过使用不同的测试模式还能提供测试完备性。全“0”跟随全“1” 的模式能生成变化较慢的信号，从而允许对输出电压电平的精确测量。该模式也可 在高清晰度多媒体接口测试兼容性和故障查询的芯片测试中使用。伪随机位序模式 则允许用于模拟路径中数据相关问题的测试。可编程模式通过使用生成最坏条件电 路行为而提供良好测试覆盖率的模式来允许对发射机的测试。
本发明还提供模拟动态信号路径加上数字逻辑部分的高速功能测试。锁相环、 串行化器路径、带隙、预驱动器级、传输输出电路、电流参考和高清晰度多媒体接 口编码器的正确操作都可被测试。如果端电阻位于芯片外部，则还能测试接合线的 集成度。本发明通过比较芯片数据输入和被传输的数据还能够检查完整的芯片功 能。应该注意到可以在各种速度下完成这些功能性测试，即可以在最低速下执行功 能性测试，因为覆盖较宽范围工作频率的芯片可在最低工作频率处识别不恰当的电 路操作。
由本发明执行的测试在图2的控制有限状态机212内实现。控制有限状态机 212通过使得测试模式被选而对测试进行初始化。设置高清晰度多媒体接口编码器 110使用该测试模式做为输入，并对指示编码或不编码的一比特位进行设置。高清 晰度多媒体接口编码器110将输出送至为模拟传输通道提供串行数据的串行化器 130以及缓冲器213。在此时，无论是要测试一个良好时钟相位还是测量多个时钟 相位，或是否要重复多次测试以检查罕见故障，都需选择要比较的位数。
测试开始时，将数据驱动至所有的数据通道。以顺序的方式分析每个通道； 即一次一个通道。选择合适的多路复用电路230并将相关的数据通道提供给采样电 路220。同时，测试逻辑选择要提供给测试电路210的一个传输时钟的相位。使用 该传输时钟生成其速率为该传输时钟速率1/4的4个采样时钟。每个时钟的相位彼 此不同，并用于顺序定时采样比较器224。
在本发明的一个实施例中，可以将每个比较器输出重新定时到一个公共时钟 相位并且还将把数据进一步重新定时到传输速率的1/20。把所产生的M-位数据(以 传输速率的1/M)提供给缓冲器215。将缓冲器215的内容与缓冲器213的内容自 动进行比较，其中缓冲器213内包含这由高清晰度多媒体接口编码器110提供的原 始被传输数据流。因为可能存在这可变的定时延迟、重新定时延迟和与将测试数据 读入缓冲器213相比将测试数据读入缓冲器215的延迟，所以模式比较电路214 就自动补偿这些延迟并对准这两个模式，从而能够比较位模式以防止错误的数据比 较。更具体地，模式比较电路214比较两个缓冲器(215和213)的内容，并且在 不匹配的情况下，移位被采样数据(缓冲器215)并重复该比较。重复该比较过程 直到数据匹配或直到达到最大尝试次数。
还应注意到采样电路最初接收传输时钟的相位1，并在随后以串行、顺序的方 式测试其他相位。在寄存器中存储提供测试通过信号的相位。测试标准可以是找到 的一个良好相位(两个缓冲器(215和213)内容匹配的相位)和找到的多个良好 相位。
还应注意到为测试标准使用多个良好相位(对应使用的相位来说，被采样数 据(缓冲器215)匹配被传输数据(缓冲器213))提供了眼图张开度的评估。在 寄存器中存储出现在特定数据比较内的误差数。可以使用该信息做为系统级测试的 误码率。
本发明在操作中能够在正常数据输入和测试电路210的模式生成逻辑之间多 路复用送至高清晰度多媒体接口编码器110的输入。测试电路210的模式生成逻辑 依据执行的测试可输出伪随机位序数据或来自寄存器的数据。可以旁路该高清晰度 多媒体接口编码器110，由此便能在需要时传输未经编码的数据。可将高清晰度多 媒体接口编码器110的输出串行化至最大1.6GHz的串行数据流。随后将该串行数 据流转换成驱动负载的差分电流。
采样电路采样发射机的输出并调节数据使其适应测试电路。测试电路将来自 采样电路的数据重新定时成字符传输率时钟(1×时钟)。将该数据与送入模拟串 行化器的输入数据相比较。自动时间移位恢复的数据位直到找出模式匹配。如果未 找到能够不产生位误差的时间移位，那么该逻辑就会为模拟数据采样器选择另一个 采样相位。
因为传统高清晰度多媒体接口信号以3.3伏特为基准，所以无法直接采样输 出。为了提供采样，本发明通过电容器将该电压电容性地耦合至采样电路。如上所 述，使用DC偏置电路以最优DC偏置电平对采样比较器加以偏置。因为电容器相 对较大(即片上电容)，就要求相当长的初始化时间以获得通过输入电容器的合适 压降。较长的充电时间会导致由测试器时间延长所引起的成本增加。使用低阻抗的 预充电电路对电容器进行快速恰当的充电。
使用模拟多路复用器选择通道。在一个实施例中，将5×(字符传输率的5倍) 传输时钟分为4-相的2.5×时钟。这就允许使用4个比较器以串行数据传输速率(字 符传输率的2.5倍)的四分之一采样数据，简化比较器的速度要求并4倍增加每个 采样分支内的时间容限。
因为测试电路模拟采样部分内可变的时间延迟，就必须改变来自传输锁相环 的时钟相位。为实现自动化的高速测试，可通过以相位1起始并测量误码率来自动 选择合适的传输时钟相位。如果相位1不产生0误码，则选择相位2。继续该自动 相位选择直到特定的相位选择的误码为零或者已经尝试了所有的相位。
虽然特别示出并参考其中的较佳实施例描述了本发明，但本领域普通技术人 员应该理解在此做出的形式和细节上的各种变化并不背离由所附权利要求所限定 的本发明的精神和范围。
优先权信息
本专利申请要求在35U.S.C.§119下于2005年4月12日提交的序列号为 60/670,515的美国临时专利申请的优先权。该2005年4月12日提交的序列号为 60/670,515的美国临时专利申请全文结合在此作为参考。