Chromimage signal conversion device
专利汇可以提供Chromimage signal conversion device专利检索，专利查询，专利分析的服务。并且PURPOSE: To reduce memory capacity by providing a means inputting the group of upper bits as an address and outputting a converted address and a means correcting lower bits through the use of an operation signal output for lower bit correction.
CONSTITUTION: The address conversion means 101 inputs the group of the upper bits as the addrress and outputs the converted address to a reference data color correction memory means 102. A correction data memory means 103 inputs the group of the upper bits as the address and outputs data for lower bit correction to a lower bit correction operation means 104. It corrects the lower bits by using this data. An interpolation data generation means 106 outputs the group of interpolation data based on the converted address from the means 101 and the group of the corrected lower bits from the means 104, and an addition means 107 adds it with reference data from the means 102 so as to obtain an output signal. Thus, total memory capacity required for a chrominance signal conversion device can be reduced.
COPYRIGHT: (C)1993,JPO&Japio，下面是Chromimage signal conversion device专利的具体信息内容。
残りの座標軸の下位ビットに関して前記統合に伴い必要となる絶対値を修正する絶対値修正用データとを出力するものであり、 前記下位ビット修正演算手段は、前記下位ビット修正用データおよび絶対値修正用データに基づいて、下位ビットの修正を行う領域制御手段を有すること特徴とする請求項１記載の色信号変換装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、カラープリンタ、カラー複写機等、中間調を含むフルカラーを出力する装置において、原稿の色調を忠実に再現するために色信号を変換する色信号変換装置に関する。
【０００２】
【従来の技術】従来から、カラー印刷、カラーテレビ、
カラー複写機等の分野で、色信号変換について数多くの方法が提案されており、その１つとして、テーブルメモリを用いて入力の色空間、例えばＢＧＲ系から、出力の色空間、例えばＹＭＣ（Ｋ）系へ直接変換する方法がある。 しかし、ＢＧＲ系等の３色信号を、必要とする濃度段階の分解能でそれぞれにデジタル信号に変換した時の情報量は非常に多く、従ってテーブルメモリの容量が莫大になり、コストが非常に高くなる。 例えば、入力ＢＧ
Ｒ各色に対し８ビットを割り当て、出力ＹＭＣＫ各色が８ビットで出力されるとすると、２ 24 ×４バイトのメモリーが必要となってしまい実用的ではない。
【０００３】そこで、テーブルメモリを用いて色信号変換を行う場合のメモリ容量削減の方法として、従来は補間を用いる方法が主に検討されてきた。 即ち、入力信号の上位ビットをアドレスとした色補正メモリを用いることによってメモリ容量を削減し、粗くなった分を下位ビットを用いた補間回路によって補正しようとする方法（例えば、特公昭５８−１６１８０号公報、特開平２−
１８７３７４号公報参照）である。 しかしながら、これらの従来の補間方法は、計算が複雑で時間がかかっていたり、隣の補間領域との境界で不連続になる等、まだ問題があった。
【０００４】そのような従来の技術の問題点を解決するための方法を、本発明者は先に提出した別途の出願（特願平３−２９６６５９号および特願平３−２９６６６０
号）において提案した。 本発明は、上記別途の出願の発明と同様に前記従来の技術を解決するとともに、その別途の出願の発明をさらに改良するものである。 そこで、
まず上記別途の出願における３次元入力の補間方法（特願平３−２９６６５９号）の一例を、図１３と式１により、また４次元入力の補間方法（特願平３−２９６６６
０号）の一例を図１４と式２により説明する。
【０００５】 Ｘ'（ｘ，ｙ，ｚ）＝Ｘ'（ｘ h ，ｙ h ，ｚ h ）＋ａ x （ｘ h, ｙ h, ｚ h, ｂ x （ｘ l, ｙ l, ｚ l ））ｘ l ＋ａ y （ｘ h, ｙ h, ｚ h, ｂ y （ｘ l, ｙ l, ｚ l ））ｙ l ＋ａ z （ｘ h, ｙ h, ｚ h, ｂ z （ｘ l, ｙ l, ｚ l ））ｚ l・・・・・・・・・・・・・・式１ Ｘ'（ｘ，ｙ，ｚ，ｔ）＝Ｘ'（ｘ h ，ｙ h ，ｚ h ，ｔ h ）＋ａ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ，ｂ x （ｘ l ，ｙ l ，ｚ l ，ｔ l ））ｘ l ＋ａ y （ｘ h ，ｙ h ，ｚ h ，ｔ h ，ｂ y （ｘ l , ｙ l, ｚ l ，ｔ l ））ｙ l ＋ａ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ，ｂ z （ｘ l ，ｙ l ，ｚ l ，ｔ l ） ）ｚ l ＋ａ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ，ｂ t （ｘ l ，ｙ l ，ｚ l ，ｔ l ））ｔ l・・・・・・・・・・式２ ここで、Ｘ'（ｘ，ｙ，ｚ），Ｘ'（ｘ，ｙ，ｚ，ｔ）
は入力（ｘ，ｙ，ｚ），（ｘ，ｙ，ｚ，ｔ）における１
つの出力の値を、ｘ h ，ｙ h ，ｚ h ，ｔ hは入力の上位ビットを、ｘ l ，ｙ l ，ｚ l ，ｔ lは入力の下位ビットを、Ｘ'
（ｘ h ，ｙ h ，ｚ h ），Ｘ'（ｘ h ，ｙ h ，ｚ h ，ｔ h ）は上位ビットの組みから得られる基準データを、ａ x （ｘ h ，
ｙ h ，ｚ h ，ｂ x （ｘ l ，ｙ l ，ｚ l ）），ａ y （ｘ h ，ｙ h ，
ｚ h ，ｂ z （ｘ l ，ｙ l ，ｚ l ）），ａ z （ｘ h ，ｙ h ，ｚ h ，
ｂ z （ｘ l ，ｙ l ，ｚ l ）），ａ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ，
ｂ x （ｘ l ，ｙ l ，ｚ l ，ｔ l ）），ａ y （ｘ h ，ｙ h ，ｚ h ，
ｔ h ，ｂ y （ｘ l, ｙ l, ｚ l ，ｔ l ）），ａ z （ｘ h ，ｙ h ，
ｚ h ，ｔ h ，ｂ z （ｘ l ，ｙ l ，ｚ l ，ｔ l ）），ａ t （ｘ h ，
ｙ h ，ｚ h ，ｔ h ，ｂ t （ｘ l ，ｙ l ，ｚ l ，ｔ l ））は補間用強度信号を、ｂ x （ｘ l ，ｙ l ，ｚ l ），ｂ y （ｘ l ，ｙ l ，
ｚ l ） , ｂ z （ｘ l ，ｙ l ，ｚ l ），ｂ x （ｘ l ，ｙ l ，ｚ l ，ｔ
l ），ｂ y （ｘ l, ｙ l, ｚ l ，ｔ l ），ｂ z （ｘ l ，ｙ l ，ｚ l ，
ｔ l ），ｂ t （ｘ l ，ｙ l ，ｚ l ，ｔ l ）は下位ビットの組みから得られる補間領域選択信号を示す。
【０００６】図１３および図１４に示す装置の構成と動作を簡単に説明すると、まず、３つまたは４つの入力信号の各々が上位ビットと下位ビットに分けられ、まず上位ビットの組が基準データ用色補正メモリ１にアドレスとして入力され、基準データ用色補正メモリ１からは式１のＸ'（ｘ h ，ｙ h ，ｚ h ）または式２のＸ'（ｘ h ，ｙ
h ，ｚ h ，ｔ h ）に相当する基準データが出力される。 また、入力信号の下位ビットの組が、複数の比較器８で構成される補間領域選択手段に入力されて、式１のｂ
x （ｘ l, ｙ l, ｚ l ），ｂ y （ｘ l, ｙ l, ｚ l ） , ｂ z （ｘ l, ｙ l,
ｚ l ）または式２のｂ x （ｘ l, ｙ l, ｚ l ，ｔ l ），ｂ y （ｘ
l, ｙ l, ｚ l ，ｔ l ） , ｂ z （ｘ l, ｙ l, ｚ l ，ｔ l ），ｂ
t （ｘ l ，ｙ l ，ｚ l ，ｔ l ）に対応する複数の補間領域選択用信号が出力される。 次に、入力信号の上位ビットの組と上記補間領域選択用信号の一部が、補間用強度信号出力メモリ５に入力されて、式１のａ x （ｘ h ，ｙ h ，
ｚ h ，ｂ x （ｘ l ，ｙ l ，ｚ l ）），ａ y （ｘ h ，ｙ h ，ｚ h ，
ｂ z （ｘ l ，ｙ l ，ｚ l ）），ａ z （ｘ h ，ｙ h ，ｚ h ，ｂ
z （ｘ l ，ｙ l ，ｚ l ））または式２のａ x （ｘ h ，ｙ h ，
ｚ h ，ｔ h ，ｂ x （ｘ l ，ｙ l ，ｚ l ，ｔ l ）） , ａ y （ｘ h ，ｙ
h ，ｚ h ，ｔ h ，ｂ y （ｘ l, ｙ l, ｚ l ，ｔ l ）） , ａ z （ｘ h ，
ｙ h ，ｚ h ，ｔ h ，ｂ z （ｘ l ，ｙ l ，ｚ l ，ｔ l ）），ａ
t （ｘ h ，ｙ h ，ｚ h ，ｔ h ，ｂ t （ｘ l ，ｙ l ，ｚ l ，ｔ l ））
に相当する複数の補間用強度信号が出力される。 次に、
上記複数の補間用強度出力の各々が補間用乗算器６により入力信号の下位ビットの内の１つと乗算され、複数の補間データが出力される。 最後に、上記基準データと複数の補間データが加算されて、最終的に式１のＸ'
（ｘ，ｙ，ｚ）または式２のＸ'（ｘ，ｙ，ｚ，ｔ）に相当する補間済みの値が出力される。
【０００７】この方式は、以下のような特徴を持っていた。 （１） メモリから呼び出す時の複雑なアドレス変換が不要であり、従って簡単な回路構成でかつ高速処理が可能。 （２） 色補正メモリの中のデータが規則正しく並んでいることを前提とせず、特開平２−７３７７９号公報、
特開平２−１８７３７４号公報で提案したデータの規則性をくずして出力の色再現範囲外に対応するメモリーを削減するアイディアと相容れる。 （３） 隣の補間領域との境界での連続性を確保。
【０００８】しかし、これらの方式は、メモリーを削減する方式ではあったが、更にメモリーを減らしたいという要望があり、これを実現する可能性は、以下のような点に残されていた。 （１） 特開平２−７３７７９号公報、特開平２−１８
７３７４号公報で提案したデータの規則性をくずして出力の色再現範囲外に対応するメモリーを削減するアイディアは、いくつかの２次元メモリーを必要とするので、
出力の色再現範囲外に対応するメモリーを削減する方法には改善の余地が残されている。 （２） 前記先の出願（特願平３−２９６６５９号および特願平３−２９６６６０号）の方式は、色空間を均等に分割するようになっていたが、色空間全域にわたって同一の処理をする必要はなく、色変換の特性が類似しているような領域は粗い分割でも十分である。
【０００９】
【発明が解決しようとする課題】従って、本発明は、前記先の出願の発明の特徴をそのまま踏襲した上で、更にメモリーを減らした色信号変換装置を、具体的な形で提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は複数の入力信号の各々を上位ビットと下位ビットに分け、上位ビットの組みから得られる基準データと、上位ビットの組みと下位ビットから得られる補間データの組みとを演算して出力信号を得る色信号変換装置であって、図１に示すように、上位ビットの組みをアドレスとして入力し、変換されたアドレスを出力するアドレス変換手段１０１と、前記変換されたアドレスを入力したとき、基準データを出力する基準データ用色補正メモリ手段１０２と、上位ビットの組みをアドレスとして入力し、下位ビット修正用のデータを出力する修正データメモリ手段１０３と、その修正データメモリ手段の出力を用いて下位ビットを修正する下位ビット修正演算手段１０４とからなる下位ビット修正手段１０５と、前記アドレス変換手段１０１の出力する変換アドレスと下位ビット修正手段１０５の出力する修正下位ビットの組みに基づいて補間データの組を出力する補間データ作成手段１０６と、前記色補正メモリ手段１０２の出力と補間データ作成手段１０６の出力を加算し、出力信号を得る加算手段１０７とを有することを特徴とする。
【００１１】ここで、複数の入力信号の各々を上位ビットと下位ビットに分け、上位ビットの組みから得られる基準データと、上位ビットの組みと下位ビットから得られる補間データの組みとを演算して出力信号を得る色信号変換装置は、いくつかの方式が考えられるが、これを、式１および式２の色信号変換装置に対応させて、以下を説明する。
【００１２】本発明を式で表すと、式３，式４のようになる。 Ｘ'（ｘ，ｙ，ｚ）＝Ｘ'（ｃ（ｘ h ，ｙ h ，ｚ h ））＋ａ x （ｃ（ｘ h, ｙ h, ｚ h ） , ｂ x （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ））， ｄ（ｚ l ，ｅ y （ｘ h ，ｙ h ，ｚ h ））））ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ））＋ａ y （ｃ（ｘ h, ｙ h, ｚ h ） , ｂ y （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ））））ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ））＋ａ z （ｃ（ｘ h, ｙ h, ｚ h ） , ｂ z （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ））））ｄ（ ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ）） ・・・・・・・・・・・・・・・・・・・・・・・・式３ Ｘ'（ｘ，ｙ，ｚ，ｔ）＝Ｘ'（ｃ（ｘ h ，ｙ h ，ｚ h ，ｔ h ））＋ａ x （ｃ（ｘ h ， ｙ h ，ｚ h ，ｔ h ），ｂ x （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ）） , ｄ（ｙ l, ｅ y （ ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｔ l ， ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ））））ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ））＋ａ y （ｃ（ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｂ y （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ）） , ｄ （ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ）） ，ｄ（ｔ l ，ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ））））ｄ（ｙ l ，ｅ y （ｘ h ，ｙ h ，ｚ h ， ｔ h ））＋ａ z （ｃ（ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｂ z （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ， ｚ h ，ｔ h ）），ｄ（ｔ l ，ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ））））ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ））＋ａ t （ｃ（ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｂ t （ｄ（ｘ l ，ｅ x （ ｘ h ，ｙ h ，ｚ h ，ｔ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｔ l ，ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ））））ｄ（ｔ l ，ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ）） ・・・・・・・・・・・・・・・・・・・・・・・・式４
【００１３】ここで、ｃ（ｘ h ，ｙ h ，ｚ h ），ｃ（ｘ h ，
ｙ h ，ｚ h ，ｔ h ）は、上位ビットの組みをアドレスとして入力したアドレス変換手段１０１の出力である変換されたアドレスであり、ｅ x （ｘ h ，ｙ h ，ｚ h ），ｅ
y （ｘ h ，ｙ h ，ｚ h ），ｅ z （ｘ h ，ｙ h ，ｚ h ），ｅ
x （ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｅ y （ｘ h ，ｙ h ，ｚ h ，
ｔ h ），ｅ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｅ t （ｘ h ，ｙ h ，
ｚ h ，ｔ h ）は、下位ビット修正データメモリ手段１０３
から出力される下位ビット修正用の演算信号であり、ｄ
（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ）），ｄ（ｙ l, ｅ y （ｘ h ，
ｙ h ，ｚ h ）），ｄ（ｚ l ，ｅ y （ｘ h ，ｙ h ，ｚ h ）），ｄ
（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｙ l, ｅ
y （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，
ｙ h ，ｚ h ，ｔ h ）），ｄ（ｔ l ，ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ
h ））は、下位ビット修正演算手段１０４によって出力される修正された下位ビットである。
【００１４】本発明の一態様では、上記構成において、
アドレス変換手段は、出力装置の色再現範囲を囲む平面または超平面より構成される閉立体または閉超立体の外側の補間領域（図２の''）に対応するアドレス入力に対してはこの閉立体または閉超立体の表面に変換アドレス出力値を収束させるように変換するものである。
【００１５】また、本発明の他の態様では、アドレス変換手段は、統合される隣接する複数の補間領域の上位ビットアドレス入力に対応する各出力アドレスが、同一の出力アドレス値となるようにアドレス変換を行うよう構成され、下位ビット修正手段は、前記補間領域の統合に従って下位ビットの修正をする領域処理を行うよう構成される。
【００１６】また、前記領域統合のために、前記下位ビット修正メモリ手段は、領域統合された領域に関して、
その領域統合された方向の座標軸に関する下位ビットを修正するための下位ビット修正用データと、前記統合に伴い必要となる残りの座標軸の下位ビットの絶対値を修正する絶対値修正用データとを記憶し、前記下位ビット修正演算手段は、領域統合された領域がアドレスされたときに下位ビット修正メモリ手段から出力される前記下位ビット修正用データおよび絶対値修正用データに基づいて、下位ビットの修正を行う領域制御手段（図５）を有すること特徴とする。
【００１７】その領域制御手段は、具体的態様においては、下位ビットを入力し、この入力された下位ビットに前記下位ビット修正用データを加算するワイアードオア回路（図５の２０）と、このワイアードオア回路から出力されたデータと前記絶対値修正用データとを入力して演算するシフトレジスタまたは乗算回路（図５の２１，
２２）とからなる。
【００１８】前記下位ビット修正メモリ手段は、具体的態様においては、前記閉立体または閉超立体の表面に変換アドレス値を収束した場合の下位ビット修正のために、座標軸の反転を指示する反転修正データを記憶しており、前記下位ビット修正演算手段は、前記反転修正用データに基づいて座標軸の反転を制御する反転制御手段（図６）を備えている。
【００１９】
【作用】本発明によれば、複数（例えば、３つまたは４
つ）の入力信号の各々が上位ビットと下位ビットに分けられ、まず上位ビットの組ｘ h ，ｙ h ，ｚ hまたはｘ h ，ｙ
h ，ｚ h ，ｔ hがアドレス変換手段のアドレスとして入力され、式３，式４のｃ（ｘ h ，ｙ h ，ｚ h ），ｃ（ｘ h ，ｙ
h ，ｚ h ，ｔ h ）に相当する変換されたアドレスが出力される。 ここで、このアドレス変換の役割を、図２を使って説明する。 図２は、話を分かりやすくするため、２次元入力の場合で表現しているが、３次元入力、または、
４次元入力の場合でも役割は同じである。 アドレス変換の役割は、補間領域数を減らして、これに続く補間回路のメモリーを減らすことにあるが、その内容は次の２つに分けることができる。 （１） 出力の色再現範囲外に対応する補間領域を、削除、または、色再現範囲境界を囲む補間領域と同等の補間をすることにより、補間領域数を減らす。 （２） 均等に分割されている入力空間を、色変換の特性が類似しているような隣接補間領域を統合することにより、補間領域数を減らす。
【００２０】まず、上記（１）の場合は、出力の色再現範囲外に対応する入力が入って来ない場合と、入ってくる場合に分けて考えることができる。 出力の色再現範囲外に対応する入力が入って来ない場合は、図２の補間領域，'，，'は削除可能となるので、この領域の上位ビット入力に対する出力は、例えば全て出力アドレス０に割当ててしまえばよく、その分だけ出力アドレスのサイズが減少する。
【００２１】出力の色再現範囲外に対応する入力が入って来る場合は、図２の補間領域，'を、図中矢印の点線で対応関係を示した補間領域，'と全く同等に補間すればよいので、この領域の上位ビット入力に対する出力は、対応する補間領域，'の出力アドレスに割当ててしまえばよく、従って補間領域，'の分だけ出力アドレスのサイズが減少する。 補間領域と'、および補間領域と'の相違については、Ｘ軸方向に対してのみ出力の色再現範囲外に対応する入力が入って来ない場合にその差が現われ、この時は、補間領域，の上位ビット入力に対する出力は、全て出力アドレス０に割当ててしまい、補間領域'の上位ビット入力に対する出力は、矢印で対応関係を示した補間領域の出力アドレスに割当ててしまえばよいので、従って領域，'，の分だけ出力アドレスのサイズが減少する。
【００２２】これらの対応関係は、最初にＸ軸方向に色圧縮を行い、次にＹ軸方向に色圧縮を行う場合を想定して例示したが、ここで重要なのは、補間領域，'と補間分割領域”，”の処理である。 これらは、色再現範囲外に対応する入力が入ってきた場合に、補間領域境界における色の連続性を保つための役割を果たしている。 つまり、先の出願（特願平３−２９６６５９号および特願平３−２９６６６０号）に述べられている補間領域の部分分割を利用することにより、色再現範囲外に対応する入力は、図２の破線で示された色再現範囲を含む線／点の上に滑らかに変換される。 ここで、色再現範囲を含む線／点とは、２次元の場合であるが、３次元の場合は平面が加わり、４次元の場合は超平面が加わることは明らかである。 従って、この場合は、色再現範囲外の色が色再現範囲の中に完全に入るわけではないが、色再現範囲境界に近い所まで持ってくることになるので、実際上はこれで十分なことが多く、色再現範囲の中に完全に入れる処理は、この色変換装置の後段に通常設けられるＴＲＣ（トーンリプロダクションカーブ）と呼ばれる１次元変換メモリによって行われることになる。
【００２３】なお、この例の場合は、通常の右上がり４
５度の分割ではなく、右下がり４５度の分割になっているので、Ｙ軸を反転させることに対応する処理が必要となるが、この反転処理は、次の２つの処理に分けることができる。 （ａ） 補間の基準点が、（Ｘ 1 ，Ｙ 1 ）から（Ｘ 1 ，
Ｙ 2 ）に移るので、この補間領域の色補正係数を決定する場合、上位ビット入力（Ｘ 1 ，Ｙ 1 ）に対する基準出力は、上位ビット入力（Ｘ 1 −１，Ｙ 2 −１）に対応する基準出力と同じにする。 ここで、上位ビット入力（Ｘ 1 ，
Ｙ 2 ）に対する基準出力とせず、（Ｘ 1 −１，Ｙ 2 −１）
に対する基準出力としている理由は、補間を行うための乗算器へのビット数を増やさないためであるが、この辺の事情は、後で図３等を用いて説明する。 （ｂ） 下位ビットを反転する。 （ａ）の処理は、本発明には直接関係しない色補正係数決定時に実行され、（ｂ）の処理は、後で述べる下位ビット修正データメモリ手段と下位ビット修正演算手段によって実行されるが、その詳しい方法については、後で図３等を用いて説明する。 また、色再現範囲を含む線／
点が、４５度より急な角度を要求するような領域では、
次に述べる領域の統合を用いれば、同様なことが可能となる。
【００２４】以上、出力の色再現範囲外に関係するメモリの減少分は、色再現範囲の体積と、それに外接する直方体の体積の比と考えることができ、Ｌ＊ａ＊ｂ＊入力の場合、約１／４に減少できることがわかっている（特開平２−７３７７９号公報参照）。 これに対し、この入力の上位ビットの組をアドレスとするアドレス変換メモリを付加することによるメモリの増加分は、上位ビット数が少ない場合には無視できる量となり、更には、特開平２−１８７３７４号公報で提案した色再現範囲外に関係するメモリの減少のアイディアと比較しても、こちらの方法のほうがトータルのメモリ容量を減らすことが可能となる。
【００２５】次に、（２）の隣接補間領域を統合する例が、図２の'に示されている。 図２の例は、Ｙ軸方向に２つの領域を統合したものであるが、いかなる入力軸の方向にも、いくつでも統合することが可能である。 この統合を実現するためには、次の３つの処理を行う。
【００２６】（ａ） 統合される領域の上位ビット入力に対する出力アドレスを、統合領域の上位ビット入力に対する出力アドレスに割当てる。 図２の'の場合は、
統合領域の補間を行う基準点は（Ｘ 0 ，Ｙ 0 ）となるので、統合される領域がＸ 0 ＜＝Ｘ＜Ｘ 1 ，Ｙ 1 ＝＜Ｙ＜Ｙ 2
ということになり、上位ビット入力（Ｘ 0, Ｙ 1 ）の出力アドレスを、上位ビット入力（Ｘ 0, Ｙ 0 ）の出力アドレスと同じにする。 （ｂ） 統合領域に隣接した補間領域の色補正係数を決定する場合、統合領域との連続性を考慮して決定する。
図２の'場合は、領域Ｘ 1 ＜＝Ｘ＜Ｘ 2 ，Ｙ 1 ＜＝Ｙ＜
Ｙ 2とＸ 1 ＜＝Ｘ＜Ｘ 2 ，Ｙ 0 ＜＝Ｙ＜Ｙ 1が隣接した補間領域に相当し、具体的には、入力（Ｘ 1, Ｙ 1 ）に対応する出力を、入力（Ｘ 1, Ｙ 0 ）に対応する出力と入力（Ｘ
1, Ｙ 2 ）に対応する出力の平均値になるようにすればよい。 これは、各補間領域で線形補間をしている為である。 領域Ｘ 0 ＜＝Ｘ＜Ｘ 1 ，Ｙ 2 ＜＝Ｙ＜Ｙ 3も隣接しているが、これとの境界は、入力（Ｘ 0, Ｙ 2 ）と（Ｘ 1, Ｙ 2 ）
を統合領域と共有しているので、特別の処理をしなくとも連続性は確保される。 （ｃ） 補間方法に適合するように、統合領域の下位ビットを修正する。
【００２７】上記（ａ）の処理は、アドレス変換メモリ手段によって実行され、上記（ｂ）の処理は、本発明には直接関係しない色補正係数決定時に実行される。 上記（ｃ）の処理は、後で述べる下位ビット修正データメモリ手段と下位ビット修正演算手段によって実行されるが、その詳しい方法については、後で図３等を用いて説明する。
【００２８】以上、隣接補間領域の統合による効果は、
入出力の特性によるので一概に言うことはできないが、
例えば、極座標入力の時を考えれば、よく理解できるであろう。 つまり、極座標入力で各入力軸を均等に分割した場合には、原点周辺の補間領域の大きさが小さくなり、原点から離れるにつれて大きくなってしまうので、
色変換を行う場合は、その変換精度の補間領域毎のアンバランスが発生してしまうことが容易に想像できる。 この場合に、本隣接補間領域の統合の手法を用いて、原点周辺を大きく統合し、原点から離れるにつれてその統合の程度をだんだん小さくしていけば、分割領域の大きさのバランスがある程度はとれるので、色変換精度の補間領域毎のバランスを保つことが可能となる。
【００２９】また、上位ビットの組ｘ h ，ｙ h ，ｚ hまたはｘ h ，ｙ h ，ｚ h ，ｔ hは、下位ビット修正データメモリ手段１０３のアドレスとして入力され、式３，４のｅ x
（ｘ h ，ｙ h ，ｚ h ），ｅ y （ｘ h ，ｙ h ，ｚ h ），ｅ
z （ｘ h ，ｙ h ，ｚ h ），ｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｅ y
（ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｅ z （ｘ h ，ｙ h ，ｚ h ，
ｔ h ），ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ）に相当する下位ビット修正データが出力される。
【００３０】次に、下位ビット修正データと入力信号の各々の下位ビットｘ l ，ｙ l ，ｚ lまたはｘ l ，ｙ l ，ｚ l ，
ｔ lが、下位ビット修正演算手段１０４に入力されて、
式３，式４のｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ）），ｄ
（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ）），ｄ（ｚ l ，ｅ y （ｘ h ，
ｙ h ，ｚ h ）），ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，
ｔ h ）），ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ
（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｔ l ，ｅ
t （ｘ h ，ｙ h ，ｚ h ，ｔ h ））に相当する修正下位ビットが出力される。
【００３０】ここで、下位ビット修正の内容を、図３、
図５、および図６を使って具体例により説明する。 下位ビット修正の内容は、領域の統合が成されている場合における領域の統合に従って下位ビットのサイズを調整する領域処理と、軸の反転に伴う反転処理の２つに分けることができる。 図３は、３次元入力の場合で、Ｘ軸方向へ２つの領域を統合し、Ｙ軸、および、Ｚ軸方向へ軸を反転する例を示しているが、４次元入力の場合でも修正の内容は同じである。 まず、領域処理については、
統合した軸に関する修正と、統合しない軸に関する修正の２つが必要となる。 図３の場合は、Ｘ軸方向に２つの領域を統合しているので、統合した軸に関する修正として、領域Ｘ h ＜Ｘ＜Ｘ h+1の下位ビットに対し入力の下位ビット＋１ビット目に０を加え、領域Ｘ h+1 ＜Ｘ＜Ｘ h+2
の下位ビットに対し入力の下位ビット＋１ビット目に１
を加える。 この加算にはワイアードオア回路（図５および図６の２０）を用いることができる。
【００３１】次に、Ｙ軸、および、Ｚ軸方向への領域統合はないので、統合しない軸に関する修正として、Ｘ軸とオーダーをそろえるために、Ｙ軸、および、Ｚ軸の入力の下位ビットを乗算器（図４のシフトレジスタ２１）
により２倍する。 これにより、Ｘ軸、Ｙ軸、Ｚ軸のオーダーがそろうので、図３の部分領域｛１｝〜｛６｝のいずれに入るかを判定する回路（図４の８）は、ビット数は増えるが、統合なしの場合と同じものが使えることになる。 なお、色補正係数を決める場合に、補間用強度信号も、これに合わせて１／２にしておく必要があることは言うまでもない。
【００３２】また、２つの領域の統合だけでなく、いくつかの軸方向に複数の領域を統合していくことも可能である（その統合処理の実際の回路例は、図５参照）。 実際の回路は、２ nの統合のみの場合は、ワイアードオアとシフトレジスターという簡単な回路の組合せですむが（図４参照）、３，５，６，７倍の様な、それ以外の統合を含む場合は、シフトレジスタの代わりに乗算器が必要となる（図５参照）。 図３の場合を考えると、下位ビット＋１目の修正データは、Ｘ軸については０（領域Ｘ
h ＜Ｘ＜Ｘ h+1 ）と１（領域Ｘ h+1 ＜Ｘ＜Ｘ h+2 ）、ＹとＺ
軸については０（領域Ｘ h ＜Ｘ＜Ｘ h+1 ）と０（領域Ｘ
h+1 ＜Ｘ＜Ｘ h+2 ）、オーダーをそろえるための絶対値修正用データは、Ｘ軸については０（領域Ｘ h ＜Ｘ＜
Ｘ h+1 ）と０（領域Ｘ h+1 ＜Ｘ＜Ｘ h+2 ）、ＹとＺ軸については１（領域Ｘ h ＜Ｘ＜Ｘ h+1 ）と１（領域Ｘ h+1 ＜Ｘ
＜Ｘ h+2 ）になる。 ２つだけでなく、３，４，５，６，
７，８等の領域を複数の領域を統合していく場合も、下位ビット＋１目の修正データやオーダーをそろえるための絶対値修正用データのビット数はふえるが、図５
（ｂ）の回路で実現できることは明白である。
【００３３】次に、反転処理は、反転する軸についてＬ
を領域処理後の下位ビット数とすると、２ L+1から、上記領域処理後の信号を差し引くという演算を実行することである。 これも、２ nの統合のみの場合は、インバータとインクリメンタという簡単な回路の組合せですむが（図６の（ａ）参照）、３，５，６，７倍の様な、それ以外の統合を含む場合は、定数加算器が追加で必要となる（図６（ｂ）参照）。 図３に例示する統合の場合を考えると、反転修正用データは、Ｘ軸については０（領域Ｘ h ＜Ｘ＜Ｘ h+1 ）と０（領域Ｘ h+1 ＜Ｘ＜Ｘ h+2 ）、ＹとＺ軸については０（領域Ｘ h ＜Ｘ＜Ｘ h+1 ）となり、反転修正用データが０の場合は、インバートとインクリメントは実行せず、１の場合は、インバートとインクリメントを実行する。 また、これの出力は、インクリメンタを通った後が、補間データ生成手段部分領域判定用の比較器へ、インクリメンタを通らずにインバータを通っただけのものが、補間用乗算器へいくようになっているが、
これは、インクリメンタを通ると１ビット増えてしまうため、補間用乗算器へは、なるべく少ないビット数を送ろうとするためである。 これは、すでに述べたが、補間の基準点が移ることに対応して、上位ビット入力（ｘ h ，ｙ h, ｚ h ）に対する基準出力は、上位ビット入力（ｘ h ，ｙ h+1, ｚ h+1 ）に対応する基準出力と同じにせず、上位ビット入力（ｘ h ，ｙ h+1 −１ , ｚ h+1 −１）に対応する基準出力と同じにすることによって、実現可能となる。 また、この反転処理を全ての軸に対して実行すると、部分分割の方法は全く反転しない場合と同じになるので、この反転処理の回路は、入力次元数より１つ少なくすることができる。
【００３４】これ以降の動作は、前述の先の出願（特願平３−２９６６５９号，特願平３−２９６６６０号）と同様である。 すなわち、変換されたアドレスは基準データ用色補正メモリ１０２のアドレスとして入力され、対応する基準データが出力される。
【００３５】他方、修正下位ビットの組は、補間データ作成手段１０６に入力される。 補間データ作成手段１０
６では、修正下位ビットの組に基づいて補間領域選択用信号が生成され、更に、その補間領域選択用信号に基づいて補間用強度信号が生成され、そして、その補間用強度信と修正下位ビットに基づいて補間データが作成される。
【００３６】加算手段１０７においては、基準データ用色補正手段１０２の出力する前記基準データと補間データ作成手段１０６の出力する補間データが加算され、補間済みの値が出力される。
【００３７】
【実施例】図４および図７〜図１２に、本発明の実施例および応用例を示す。 これらの図には、１種類の出力に対する回路構成しか明示していないが、これを複数種類の出力に拡張することは容易であるので、説明を省略した。 また、これらの図では、アドレス変換メモリなど複数種類の出力に拡張する場合に共通で持てる可能性のある部分は共通に使うものとして図示してあるが、分割した方がより正確な色変換が期待できる場合とか、ハードウェア化する時に複数種類の出力に対応して完全に分離したい場合等には、各出力に対応して各々独立な回路構成にすることも可能である。 また、出力の数は、３次元入力の場合は３つ（プラス破線で１つ）、４次元入力の場合は４つで表しているが、これに限定されることはなく、いくつでも任意に縮小／拡張が可能である。 また、
実施例の図では、説明を容易にする為、入力をＫのコントロール，Ｌ＊，ａ＊，ｂ＊各８ビットで、出力をＹ
％，Ｍ％，Ｃ％，（Ｋ％）各８ビットで表しているが、
本発明は、これら入出力の種類とビット数に限定されることはなく、如何なる入出力の種類とビット数でも適用可能である。
【００３８】（第１の実施例）図４に、本発明の第１の実施例を示す。 この第１の実施例は、図１３に示す先願の発明の装置に本発明を適用した実施例であり、アドレス変換メモリ９、下位ビット修正メモリ１０、領域制御器１１、反転制御器１２、基準データ用色補正メモリ１、比較器８、補間用強度信号出力メモリ５、補間用乗算器６、補間用加算器３より構成されている。 アドレス変換メモリ９は、Ｌ＊ａ＊ｂ＊の上位ビットｘ h ，ｙ h ，
ｚ hをアドレスとして入力し、変換されたアドレスｃ
（ｘ h ，ｙ h ，ｚ h)を読み出して出力するルックアップテーブルメモリであり、その働きは、作用の項ですでに説明した。 下位ビット修正データメモリ１０は、Ｌ＊ａ＊
ｂ＊の上位ビットｘ h ，ｙ h ，ｚ hをアドレスとして入力し、下位ビット修正用のデータすなわち式３のｅ
x （ｘ h ，ｙ h ，ｚ h ），ｅ y （ｘ h ，ｙ h ，ｚ h ），ｅ
z （ｘ h ，ｙ h ，ｚ h ）を読み出して出力するルックアップテーブルメモリである。 領域制御器１１と反転制御器１
２は、Ｌ＊ａ＊ｂ＊の下位ビットｘ l ，ｙ l ，ｚ lと上記下位ビット修正用のデータｅ x （ｘ h ，ｙ h ，ｚ h ），ｅ y
（ｘ h ，ｙ h ，ｚ h ），ｅ z （ｘ h ，ｙ h ，ｚ h ）を入力し、
修正されたＬ＊ａ＊ｂ＊の下位ビットｄ（ｘ l ，ｅ x （ｘ
h ，ｙ h ，ｚ h ）），ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ）），
ｄ（ｚ l ，ｅ y （ｘ h ，ｙ h ，ｚ h ））を出力する下位ビット修正演算手段である。
【００３９】図５は、領域制御器１１の構成例を示すもので、同図（ａ）は領域の統合が２ n単位でのみ行われる場合を、同図（ｂ）は２ n以外の統合を含む場合の回路を示すものである。 同図（ａ）に示す領域制御器は、
統合した方向の軸に関して下位ビットを修正するワイアードオア回路２０と、統合しない方向の軸に関して統合した軸とオーダを合わせるために、上記統合しない方向の下位ビットを絶対値修正用データｎでｎビットシフトさせることにより２ n乗の乗算を施すシフトレジスタ２
１からなっている。 図３に示す例の場合は、Ｘ軸方向に２つの領域を統合しているので、統合した軸に関する修正として、領域Ｘ h ＜Ｘ＜Ｘ h+1の下位ビットに対し入力の下位ビット＋１ビット目に０を加え、領域Ｘ h+1 ＜Ｘ
＜Ｘ h+2の下位ビットに対し入力の下位ビット＋１ビット目に１を加える。 換言すれば、入力の下位ビットを上位に１桁増やし、その増やした桁を領域Ｘ h ＜Ｘ＜Ｘ h+1
では０とし、領域Ｘ h+1 ＜Ｘ＜Ｘ h+2では１とする。 図５
（ｂ）に示す領域制御器は、２ n以外の統合を含むので、絶対値修正用の演算のために乗算器２２を用いた構成となっている。
【００４０】図６は、反転制御器１２の構成例を示すもので、同図（ａ）は領域の統合が２ n単位でのみ行われる場合を、同図（ｂ）は２ n以外の統合を含む場合の回路を示すものである。 反転処理は、反転する軸についてＬを領域処理後の下位ビット数とすると、２ L+1から、
上記領域処理後の信号を差し引くという演算を実行することである。 同図（ａ）に示す領域制御器は、２ L+1から、上記領域処理後の信号を差し引くことにより反転処理を行うインバータ２３と＋１の演算を行うインクリメンタ２４の組合せからなっている。 図３に例示する統合の場合を考えると、反転修正用データは、Ｘ軸については０（領域Ｘ h ＜Ｘ＜Ｘ h+1 ）と０（領域Ｘ h+1 ＜Ｘ＜Ｘ
h+2 ）、ＹとＺ軸については１（領域Ｘ h ＜Ｘ＜Ｘ h+1 ）
となり、反転修正用データが０の場合は、インバートとインクリメントは実行せず、１の場合は、インバートとインクリメントを実行する。 また、この出力は、インクリメンタ２４を通った後が、部分領域判定用の比較器８
1 〜８ 3へ、インクリメンタ２４を通らずにインバータ２
３を通っただけのものが、補間用乗算器６ 1 〜６ 3へ行くようになっているが、これは、インクリメンタ２４を通ると１ビット増えてしまうため、補間用乗算器６ 1 〜６ 3
へは、なるべく少ないビット数を送ろうとするためである。 これは、すでに述べたが、補間の基準点が移ることに対応して、基準データ用色補正メモリ１における上位ビット入力（ｘ h ，ｙ h, ｚ h ）に対する基準出力は、上位ビット入力（ｘ h ，ｙ h+1, ｚ h+1 ）に対応する基準出力と同じにせず、上位ビット入力（ｘ h ，ｙ h+1 −１ , ｚ h+1 −
１）に対応する基準出力と同じにすることによって、実現可能となる。
【００４１】図６（ｂ）は３，５，６，７倍の様な、それ以外の統合を含むので、同図（ａ）の構成に定数加算器２５が追加されている。 反転制御器１２は、先に述べたように、Ｌ＊ａ＊ｂ＊につき全て必要なわけでなく、
そのうちの１つを省略することも可能である。
【００４２】それ以降の、基準データ用色補正メモリ１、比較器８ 1 〜８ 3 、補間用強度信号出力メモリ５ 1 〜
５ 3 、補間用乗算器５ 1 〜５ 3 、補間用加算器３ 1 〜３ 6については、基準データ用色補正メモリ１と補間用強度信号出力メモリ５ 1 〜５ 3の入力として、Ｌ＊ａ＊ｂ＊の上位ビットの代わりに変換されたアドレスが、比較器の組と補間用乗算器の入力として、Ｌ＊ａ＊ｂ＊の下位ビットの代わりに修正されたＬ＊ａ＊ｂ＊の下位ビットが入る点以外は、前記先の出願の発明（特願平３−２９６６
５９号）と同様であって、いくつかの方式が考えられるが、式１と図１３に対応した、式３に従って説明する。
アドレス変換メモリ９により変換されたアドレスは、基準データ用色補正メモリ１へアドレスとして入力され、
式３のＸ'（ｃ（ｘ h ，ｙ h ，ｚ h ））に相当する基準データが基準データ用色補正メモリ１から出力される。
【００４３】また、修正下位ビットの組は、補間領域選択用の比較器８ 1 〜８ 3の組に入力されて、式３のｂ
x （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ）） , ｄ（ｙ l, ｅ y （ｘ
h ，ｙ h ，ｚ h ）），ｄ（ｚ l ，ｅ y （ｘ h ，ｙ h ，
ｚ h ））），ｂ y （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ）） , ｄ
（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，
ｙ h ，ｚ h ））），ｂ z （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，
ｚ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ）），ｄ（ｚ l ，
ｅ z （ｘ h ，ｙ h ，ｚ h ））），に対応する複数の補間領域選択用信号が出力される。
【００４４】次に、入力信号の上位ビットの組の変換されたアドレスと上記補間領域選択用信号の一部が、補間用強度信号出力メモリ５ 1 〜５ 3に入力されて、式３のａ
x （ｃ（ｘ h, ｙ h, ｚ h ） , ｂ x （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，
ｚ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ）），ｄ（ｚ l ，
ｅ y （ｘ h ，ｙ h ，ｚ h ）））），ａ y （ｃ（ｘ h, ｙ h, ｚ h ）
, ｂ y （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ）） , ｄ（ｙ l, ｅ y
（ｘ h ，ｙ h ，ｚ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，
ｚ h ）））），ａ z （ｃ（ｘ h, ｙ h, ｚ h ） , ｂ z （ｄ（ｘ l ，
ｅ x （ｘ h ，ｙ h ，ｚ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，
ｚ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ）））），に相当する複数の補間用強度信号が出力される。
【００４５】次に、補間用乗算器６ 1 〜６ 3により、上記複数の補間用強度出力の各々が入力信号の修正下位ビットの内の１つと乗算されて複数の補間データが出力され、最後に、補間用加算器３ 1 〜３ 6により上記基準データと複数の補間データが加算されて、最終的に式３のＸ'（ｘ，ｙ，ｚ）に相当する補間済みの値が出力される。 なお、これは先の出願（特願平３−２９６６５９
号）の中で述べられている通り、比較器の組の代わりに、補間領域選択用メモリ手段を、補間用強度信号出力メモリの代わりに、補間用強度出力手段を、補間用強度信号出力メモリと補間用乗算器の代わりに、補間用強度選択出力メモリ手段か補間用強度選択出力手段と補間データ出力メモリ手段を、または複数の補間データ出力メモリ手段を用いても差し支えない。 その補間領域選択用メモリ手段は、分割補間領域のいずれに属するかを判定するため、下位ビットの組みをアドレス信号として入力し、補間用強度信号の共通性に適合した複数の補間用領域選択信号を出力するものである。 補間用強度出力手段は、補間対象領域の各１つの格子点を基準として残りの格子点に対応する差分データを出力する補間用差分信号出力メモリと、それらの差分データ同士の減算を行い補間用強度信号を出力する複数の減算器と、その複数の補間用強度信号出力から、補間用領域選択信号によって、
対応する補間領域の補間用強度信号出力を選択する複数の選択器により構成されるものである。 補間用強度選択出力メモリ手段は、入力信号の上位ビットの組みと、前記補間用領域選択信号の一部とをアドレス信号として入力し、複数の補間の強度の選択信号を出力するものである。 補間データ出力メモリ手段は、入力信号の上位ビットの組みをアドレスとして入力し、各補間対象領域の１
つの格子点を基準として残りの複数の格子点に対応する差分データを出力するメモリ部分と、該差分データの差分を計算する複数の減算部分と、該差分データ、または、該減算結果の中から前記補間用領域選択信号の一部を用いて適切な複数の補間の強度の出力を選択する部分と、それら選択された複数の補間の強度の出力を複数の補間の強度の選択出力に変換する部分からなるものである。
【００４６】（第２の実施例）図７に、本発明の第２の実施例を示す。 第２の実施例は、図１４に示す先の出願の発明（特願平３−２９６６６０号）と本発明を組合せたものであり、その構成要素の種類は、第１の実施例と同じで、入力が４次元になった分に対応して、構成要素の数が増えている。 アドレス変換メモリ１０は、ＫコントロールとＬ＊ａ＊ｂ＊の上位ビットｘ h ，ｙ h ，ｚ h ，
ｔ hをアドレスとして入力し、変換されたアドレスｃ
（ｘ h ，ｙ h ，ｚ h ，ｔ h ）を読み出して出力するルックアップテーブルメモリである。 下位ビット修正データメモリ７は、上記ＫコントロールとＬ＊ａ＊ｂ＊の上位ビットｘ h ，ｙ h ，ｚ h ，ｔ hをアドレスとして入力し、下位ビット修正用のデータｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｅ
y （ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｅ z （ｘ h ，ｙ h ，ｚ h ，
ｔ h ），ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ）を読み出して出力するルックアップテーブルメモリである。
【００４７】領域制御器１１と反転制御器１２は、ＫコントロールとＬ＊ａ＊ｂ＊の下位ビットｘ l ，ｙ l ，
ｚ l ，ｔ lと上記下位ビット修正用のデータｅ x （ｘ h ，ｙ
h ，ｚ h ，ｔ h ），ｅ y （ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｅ
z （ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ）
を入力し、修正されたＫコントロールとＬ＊ａ＊ｂ＊の下位ビットｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ
（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｚ l ，ｅ
z （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｔ l ，ｅ t （ｘ h ，
ｙ h ，ｚ h ，ｔ h ））を出力する修正演算回路である。 領域制御器１１は、第１の実施例と同じく図５に示す構成とすることができ、反転制御器１２も第１の実施例と同じく図６に示す構成とすることができる。 反転制御器１
２は、先に述べたように、ＫコントロールとＬ＊ａ＊ｂ
＊につき全て必要なわけでなく、そのうちの１つを省略することも可能である。
【００４８】それ以降の、基準データ用色補正メモリ１、比較器８ 1 〜８ 6 、補間用強度信号出力メモリ５ 1 〜
５ 4 、補間用乗算器６ 1 〜６ 4 、および補間用加算器３ 1 〜
３ 7については、基準データ用色補正メモリ１と補間用強度信号出力メモリ５ 1 〜５ 4の入力として、ＫコントロールとＬ＊ａ＊ｂ＊の上位ビットの代わりに変換されたアドレスが、比較器８ 1 〜８ 6の組の入力として、ＫコントロールとＬ＊ａ＊ｂ＊の下位ビットの代わりに修正されたＫコントロールとＬ＊ａ＊ｂ＊の下位ビットが入る点以外は、前記先の出願の発明（特願平３−２９６６６
０号）の中で述べられていることと全く同様である。 アドレス変換メモリ９により変換されたアドレスは、基準データ用色補正メモリ１へアドレスとして入力され、式４のＸ'（ｃ（ｘ h ，ｙ h ，ｚ h ，ｔ h ））に相当する基準データが基準データ用色補正メモリ１から出力される。
【００４９】また、修正下位ビットの組は、補間領域選択用の比較器８ 1 〜８ 6の組に入力されて、式４のｂ
x （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ）） , ｄ（ｙ l, ｅ
y （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，
ｙ h ，ｚ h ，ｔ h ）），ｄ（ｔ l ，ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ
h ））），ｂ y （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ））
, ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｚ l ，ｅ z
（ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｔ l ，ｅ t （ｘ h ，ｙ h ，
ｚ h ，ｔ h ））），ｂ z （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，
ｔ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ
（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｔ l ，ｅ
t （ｘ h ，ｙ h ，ｚ h ，ｔ h ））），ｂ t （ｄ（ｘ l ，ｅ x （ｘ
h ，ｙ h ，ｚ h ，ｔ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ，
ｔ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ
（ｔ l ，ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ））））に対応する複数の補間領域選択用信号が出力される。
【００５０】次に、入力信号の上位ビットの組の変換されたアドレスと上記補間領域選択用信号の一部が、補間用強度信号出力メモリ５ 1 〜５ 6に入力されて、式４のａ
x （ｃ（ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｂ x （ｄ（ｘ l ，ｅ x （ｘ
h ，ｙ h ，ｚ h ，ｔ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ，
ｔ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ
（ｔ l ，ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ）））），
ａ y （ｃ（ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｂ y （ｄ
（ｘ l ，ｅ x （ｘ h ，ｙ h ，ｚ h ，ｔ h ）） , ｄ（ｙ l, ｅ y （ｘ
h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，
ｚ h ，ｔ h ）），ｄ（ｔ l ，ｅ t （ｘ h ，ｙ h ，ｚ h ，
ｔ h ））））， ａ z （ｃ（ｘ h ，
ｙ h ，ｚ h ，ｔ h ），ｂ z （ｄ（ｘ l ，ｅ x （ｘ h ，ｙ h ，
ｚ h ，ｔ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），
ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ，ｔ h ）），ｄ（ｔ l ，ｅ t
（ｘ h ，ｙ h ，ｚ h ，ｔ h ）））），
ａ t （ｃ（ｘ h ，ｙ h ，ｚ h ，ｔ h ），ｂ t （ｄ（ｘ l ，ｅ
x （ｘ h ，ｙ h ，ｚ h ，ｔ h ）） , ｄ（ｙ l, ｅ y （ｘ h ，ｙ h ，
ｚ h ，ｔ h ）），ｄ（ｚ l ，ｅ z （ｘ h ，ｙ h ，ｚ h ，
ｔ h ）），ｄ（ｔ l ，ｅ t （ｘ h ，ｙ h ，ｚ h ，ｔ h ））））
に相当する複数の補間用強度信号が出力される。
【００５１】次に、上記複数の補間用強度出力の各々が、補間用乗算器６ 1 〜６ 4により、入力信号の修正下位ビットの内の１つと乗算されて複数の補間データが出力され、最後に、上記基準データと複数の補間データが加算されて、最終的に式４のＸ'（ｘ，ｙ，ｚ），Ｘ'
（ｘ，ｙ，ｚ，ｔ）に相当する補間済みの値が出力される。 なお、これも先の出願の発明（特願平３−２９６６
６０号）の中で述べられている通り、比較器の組の代わりに、補間領域選択用メモリ手段を、補間用強度信号出力メモリの代わりに、補間用強度出力手段を、補間用強度信号出力メモリと補間用乗算器の代わりに、補間用強度選択出力メモリ手段か補間用強度選択出力手段と補間データ出力メモリ手段を用いても差し支えない。
【００５２】（第３の実施例）図８に、本発明の第３の実施例を示す。 第３の実施例は、特開平２−１８７３７
４号公報で述べた補間方法の１つと本発明を組合せたものであり、アドレス変換メモリ９、下位ビット修正メモリ１０、領域制御器１１、基準データ用色補正メモリ１、補間用強度選択信号出力メモリ４、補間データ用メモリ２、補間用加算器３より構成されている。 特開平２
−１８７３７４号公報で述べた補間方法は、入力が３次元の直交座標の場合は、立方体そのものを補間領域として扱うものなので、先の出願（特願平３−２９６６５９
号や特願平３−２９６６６０号）の発明のなかで使われている部分分割の手法は用いておらず、従って図３に示したような４５度で領域を分割することは出来ないので、反転制御器を使っても意味がないので、省略されている。 その代わり、入力信号は全て出力の色再現範囲内に入っていることが前提となる。
【００５３】アドレス変換メモリ１０は、Ｌ＊ａ＊ｂ＊
の上位ビットをアドレスとして入力し、変換されたアドレスを読み出して出力するルックアップテーブルメモリである。 下位ビット修正データメモリ７は、上記変換されたアドレスをアドレスとして入力し、下位ビット修正用のデータを読み出して出力するルックアップテーブルメモリである。 領域制御器１１は、Ｌ＊ａ＊ｂ＊の下位ビットと上記下位ビット修正用のデータを入力し、修正されたＬ＊ａ＊ｂ＊の下位ビットを出力する修正演算回路である。 それ以降の、基準データ用色補正メモリ１、
補間用強度選択信号出力メモリ４、補間データ用メモリ２ 1 〜２ 3 、補間用加算器３ 1 〜３ 4については、基準データ用色補正メモリと補間用強度選択信号出力メモリの入力として、Ｌ＊ａ＊ｂ＊の上位ビットの代わりに変換されたアドレスが、補間データ用メモリの入力として、Ｌ
＊ａ＊ｂ＊の下位ビットの代わりに修正されたＬ＊ａ＊
ｂ＊の下位ビットが入る点以外は、特開平２−１８７３
７４号公報の中で述べられていることと全く同様なので、説明は省略する。
【００５４】以上が、本発明の実施例であるが、実際には、Ｌ＊ａ＊ｂ＊のような直交座標系入力に適用した場合、これだけでは色再現域外側の色の色相がかわってしまうという問題が発生する。 これは、本発明のアイディアのみでは、入力の各軸に対して独立の処理しか行えないために発生する問題であって、これを解決するにはこの他に付加的な回路が必要となる。 その付加的な回路の具体例を、以下の応用例として説明する。
【００５５】（第１の応用例）図９に、本発明の第１の応用例を示す。 第１の応用例は、第１の実施例に、特開平２−１８７３７４号公報の中で述べられているアイディアの変形したものを付加したものであり、第１の実施例に、１次元データ変換メモリ１３ 1 〜１３ 3 、最大発生器１４、最小発生器１５、最大最少生成メモリ１６、下位ビット生成メモリ１７が加わり、反転制御器が除かれた構成になっている。
【００５６】１次元データ変換メモリ１３は、入力であるＬ＊ａ＊ｂ＊を各々独立に１次元変換して、変換されたＬ＊ａ＊ｂ＊を出力する。 この変換の目的は、入力のスケール変換と、出力の色再現範囲外の入力をおおまかに処理することにある。 出力の色再現範囲外の入力をおおまかに処理する方法としては、出力の色再現範囲内の色は１：１に再現しておいて、出力の色再現範囲外の色は色再現範囲の最も外側に再現する、いわゆるクリッピングというやり方とか、出力の色再現範囲外の色を色再現範囲の内側になめらかに縮退させ、これに伴い、出力の色再現範囲内の色も縮退させて再現する、いわゆる色圧縮というやり方等が考えられる。 いずれにしても、Ｌ
＊ａ＊ｂ＊を各々独立に１次元変換するのでは、これらクリッピングや色圧縮が完全に行える訳ではないので、
次に続く回路が必要となる。 しかし、１次元データ変換メモリの利点は、データ量が２次元，３次元メモリなどに比べると少ないので、簡単に書換えができるというところにあり、入力Ｌ＊ａ＊ｂ＊の空間的な分布を調べてこの１次元データ変換メモリの内容を書換えるとか、あらかじめ何種類かの変換を準備しておき、外部からの信号によってそれを切り替えるとかの処理が容易に実行可能である。
【００５７】次に、下位ビット生成メモリ１７は、変換されたａ＊ｂ＊を入力として、ａ＊ｂ＊の下位ビットを出力する２次元メモリであり、アドレス変換メモリ９の働きと合わせることにより、ａ＊ｂ＊平面上で、色相を保ちながら出力の色再現範囲外の入力を完全に出力の色再現範囲の最も外側におしこめるクリッピングの役割をはたす。 次に、最大最少メモリ１６は、ａ＊ｂ＊を入力として、各ａ＊ｂ＊値におけるＬ＊の最大値と最少値を発生する２次元メモリであり、その出力である最少値が、入力の変換されたＬ＊と共に、最大発生器１４に入力されて、両者の内の大きいほうが出力される。 次に、
その出力と、先のＬ＊の最大値が、最小発生器１５に入力されて、両者の内の小さいほうが出力される。 これら、最大最少生成メモリ１６、最大発生器１４、最小発生器１５は、Ｌ＊方向に出力の色再現範囲外の入力を完全に出力の色再現範囲の最も外側におしこめるクリッピングの役割をはたす。 このようにして、入力のＬ＊ａ＊
ｂ＊は、完全に出力の色再現範囲内におしこめられる。
【００５８】これ以降の、アドレス変換メモリ９、下位ビット修正データメモリ１０、領域制御器１１ 1 〜１
１ 3 、基準データ用色補正メモリ１、比較器８ 1 〜８ 3 、
補間用強度信号出力メモリ５ 1 〜５ 3 、補間用乗算器６ 1
〜６ 3 、補間用加算器３ 1 〜３ 6の働きは、第１の実施例と同じであるので説明は省略するが、入力のＬ＊ａ＊ｂ
＊が完全に出力の色再現範囲内はあるため、反転制御器は不要となる。 なお、ここで述べた応用例は、第２の実施例や第３の実施例との組合せで実現することも、無論可能である。
【００５９】（第２の応用例）図１０ａおよび図１０ｂ
に、本発明の第２の応用例を示す。 第２の応用例は、第１の応用例から、最大発生器１４、最小発生器１５、最大最少メモリ１６を取り除き、先に述べたＴＲＣ（１次元変換メモリ）１８を追加した構成になっている。 第１
の応用例との差は、Ｌ＊方向へのクリッピングを、最大最少メモリ、最大発生器、最小発生器で行う代わりに、
本発明のアドレス変換メモリ９、下位ビット修正メモリ１０、領域制御器１１、反転制御器１２で行っている点である。 この為、Ｌ＊方向に対して、入力は完全に出力の色再現範囲内におしこめられるわけでなく、色再現範囲をふくむ最も近い平面／線／点の上に変換されるので、出力がＹＭＣＫ％の場合、わずかながら１００％を越える値とか、０％未満の値が含まれることになる。 従って、ＴＲＣ（１次元変換メモリ）１８によって、これを０％から１００％の間におしこむことにより、完全に出力の色再現範囲内にクリッピングすることができる。
【００６０】第１の応用例との比較では、下位ビット修正メモリ１０のメモリ容量の増加は、最大最少メモリ１
６が不要になっている分に比べると無視できる量なので、最大最少メモリの容量、すなわち、８ビット×２入力で８ビット×２入出力の場合を仮定すると、２ 17バイト程のメモリが減少できることになる。 画質の面から比較すると、本応用例は、ＹＭＣＫ％で最後のクリッピングを行っているため、色再現範囲外の色の色相を正確には保てないという欠点を持つが、実際上、上位ビットのとりかたによっては、この欠点が問題とならない程度に小さく押さえ込めることもある。 なお、ここで述べた応用例は、第２の実施例との組合せで実現することも、無論可能である。
【００６１】（第３の応用例）図１１ａおよび図１１ｂ
に、本発明の第３の応用例を示す。 第３の応用例は、第２の応用例から、下位ビット生成メモリ１７を取り除いた構成になっており、入力として、Ｌ＊ａ＊ｂ＊の代わりに、その極座標変換形であるＬ＊Ｈ＊Ｃ＊が入っている。 また、色を任意に変えたい時以外は、色相Ｈ＊に関しては、入力のスケール変換とか出力の色再現範囲外の入力をおおまかに処理することとかは不要であるので、
Ｈ＊に関する１次元データ変換メモリも省略した。 第２
の応用例との差は、ａ＊ｂ＊面で色相を保ちながら行うクリッピングも、下位ビット生成メモリを使わずに、本発明のアドレス変換メモリ９、下位ビット修正メモリ１
０、領域制御器１１、反転制御器１２で行っている点である。 これは、入力として、すでに極座標変換形であるＬ＊Ｈ＊Ｃ＊が入って来るので、色相を変えずに、出力の色再現範囲外の色を、色再現範囲を含む最も近い平面／線／点の上に変換することができる。
【００６２】第２の応用例との比較では、下位ビット生成メモリ１７の容量、すなわち、８ビット×２入力で４
ビット×２出力の場合を仮定すると、２ 16バイト程のメモリが減少できることになる。 画質の面から比較すると、ＹＭＣＫ％で最後のクリッピングを行うという点では等価であり、極座標のために原点付近の補間領域の大きさが小さくなるという問題も、領域統合により解決できるので、ほぼ等価であると考えられる。 なお、ここで述べた応用例は、第２の実施例との組合せで実現することも、無論可能である。
【００６３】（第４の応用例）図１２ａおよび図１２ｂ
に、本発明の第４の応用例を示す。 第４の応用例は、第３の応用例を４次元に拡張し、２つの２次元データ変換メモリ１９を加えた構成になっており、入力は、Ｌ＊Ｈ
＊Ｃ＊ではなくＬ＊ａ＊ｂ＊に再度戻した。 第４の応用例と、第１〜３の応用例との差は、クリッピングの方向であり、第１〜３の応用例は、まずａ＊ｂ＊面で色相を保ちながらクリッピングし、次にＬ＊方向にクリッピングをするという方法であったが、第４の応用例は、Ｌ＊
ａ＊ｂ＊の中心に向かってクリッピングをするという方法である点である。 ２次元データ変換メモリ１９ 1は、
ａ＊ｂ＊を入力、Ｈ＊Ｃ＊を出力とする２次元メモリで、直交座標ａ＊ｂ＊を極座標Ｈ＊Ｃ＊に変換する働きをするが、ここで同時にａ＊ｂ＊面で色相を保ちながらクリッピングを行ってもよい。 ２つめの２次元データ変換メモリ１９ 2は、Ｌ＊Ｃ＊を入力、Ｈ＊Ｃ＊の角度と絶対値を出力する２次元メモリで、Ｌ＊Ｃ＊面で、例えばＬ＊＝５０、Ｃ＊＝０の点を原点とする極座標に変換する働きをするが、ここで同時にＬ＊Ｃ＊面でクリッピングを行ってもよい。 これらの変換により、入力の直交座標は球座標に変換されるので、球の中心に向かってクリッピングをすることが可能となる。
【００６４】第３の応用例との比較では、最初の２次元データ変換メモリは入力がＬ＊ａ＊ｂ＊にしたために必要になったもので、第３の応用例でも入力がＬ＊ａ＊ｂ
＊ならば必要になる。 従って２つ目の２次元データ変換メモリの容量、８ビットと７ビット入力で８ビットと７
ビット出力を仮定すると、２ 15 ×１５／８バイト分のメモリが増えるが、画質の面からは、異なるクリッピングの方法が可能となるわけである。 なお、ここで述べた応用例は、実施例１との組合せで実現することも、無論可能である。
【００６５】
【発明の効果】以上のように、本発明は、複数の入力信号の各々を上位ビットと下位ビットに分け、上位ビットの組みから得られる基準データと、上位ビットの組みと下位ビットから得られる補間データの組みとを演算して出力信号を得る色信号変換装置において、上位ビットの組みをアドレスとして入力し、変換されたアドレスを出力するアドレス変換メモリ手段、および上位ビットの組みをアドレスとして入力し、下位ビット修正用の演算信号を出力する修正データメモリ手段とその修正データメモリ手段の出力を用いて下位ビットを修正する下位ビット修正演算手段からなる下位ビット修正手段を有することにより、特開平２−１８７３７４号公報，特願平３−
２９６６５９号，特願平３−２９６６６０号の特徴を継続したままで、以下の２つの処理を可能とすることができ、それにより色信号変換装置のトータルのメモリ容量を更に削減することを可能としたものである。 （１） 出力の色再現範囲外に対応する補間領域を、
削除、または、色再現範囲境界を囲む補間領域と同等の補間をすることにより、補間領域数を減らす。 （２） 均等に分割されている入力空間を、色変換の特性が類似しているような隣接補間領域を統合することにより、補間領域数を減らす。
【図１】 本発明の概略の構成を示すブロック図である。
【図２】 本発明における色再現範囲外領域の処理と隣接補間領域の統合を説明するための図である。
【図３】 本発明における隣接補間領域の統合処理と入力軸の反転処理を説明するための図である。
【図４】 本発明の第１の実施例の構成を示す図である。
【図５】 本発明における領域制御器の構成例を示す図であり、同図（ａ）は２ｎの統合のみの場合、同図（ｂ）はその他の統合を含む場合の構成を示すものである。
【図６】 本発明における反転制御器の構成例を示す図であり、同図（ａ）は２ｎの統合のみの場合、同図（ｂ）はその他の統合を含む場合の構成を示すものである。
【図７】 本発明の第２の実施例の構成を示す図である。
【図８】 本発明の第３の実施例の構成を示す図である。
【図９】 本発明の第１の応用例の構成を示す図である。
【図１０ａ】 本発明の第２の応用例の構成における左半分を示す図である。
【図１０ｂ】 本発明の第２の応用例の構成における右半分を示す図である。
【図１１ａ】 本発明の第３の応用例の構成における左半分を示す図である。
【図１１ｂ】 本発明の第３の応用例の構成における右半分を示す図である。
【図１２ａ】 本発明の第４の応用例の構成における左半分を示す図である。
【図１２ｂ】 本発明の第４の応用例の構成における右半分を示す図である。
【図１３】 本発明で改良の対象とした先の出願（特願平３−２９６６５９号）の色変換装置の構成を示す図である。
【図１４】 本発明で改良の対象とした先の出願（特願平３−２９６６６０号）の色変換装置の構成を示す図である。
１…基準データ用色補正メモリ、２…補間データ用メモリ、３…補間用加算器、４…補間用強度選択信号出力メモリ、５…補間用強度信号出力メモリ、６…補間用乗算器、７…補間用領域選択信号出力メモリ、８…比較器、
９…アドレス変換メモリ、１０…下位ビット修正データメモリ、１１…領域制御器、１２…反転制御器、１３…
１次元データ変換メモリ、１４…最大発生比較器、１５
…最小発生比較器、１６…最大最小生成メモリ、１７…
下位ビット生成メモリ、１８…ＴＲＣ（１次元データ変換メモリ）、１９…２次元データ変換メモリ、２０…ワイアードオア、２１…シフトレジスター、２３…乗算器、２４…インバーター、２５…インクリメンター、２
６…定数加算器。
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