一种认知无线电实验系统的硬件终端
专利汇可以提供一种认知无线电实验系统的硬件终端专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种 认知无线电 实验系统的 硬件 终端，包括两 块 PCB，一块PCB为发送通道和发送通道电源模块，另一块PCB为接收通道和接收通道电源模块；发送通道包括第一 基带处理 模块、第一 中频处理 模块和第一 射频处理 模块，第一基带处理模块的输入连接PC机，第一射频处理模块的输出连接发送天线。接收通道包括第二基带处理模块、第二中频处理模块和第二射频处理模块，第二射频处理模块的输入连接接收天线，第二基带处理模块的 信号 输出到PC机；第一基带处理模块与第二基带处理模块之间由并行 电缆 连接。本发明基于DSP－FPGA的基带处理方式、数字中频技术和 数字电视 射频技术的硬件终端，实现了可用于实际操作的CR实验系统。，下面是一种认知无线电实验系统的硬件终端专利的具体信息内容。
1.一种认知无线电实验系统的硬件终端，其特征是，该终端包括两块印 刷电路板，第一块印刷电路板上设有发送通道(I)和给发送通道(I)供 电的发送通道电源模块(10)；第二块印刷电路板上设有接收通道(II)和给 接收通道(II)供电的接收通道电源模块(11)；所述发送通道(I)包括第 一基带处理模块(1)、与第一基带处理模块(1)的信号输出连接的第一中频 处理模块(3)、与第一中频处理模块(3)的信号输出连接的第一射频处理模 块(5)，所述第一基带处理模块(1)的输入连接PC机(9)，所述第一射频 处理模块(5)的输出连接发送天线(7)；所述接收通道(II)包括有第二基 带处理模块(2)、第二中频处理模块(4)和第二射频处理模块(6)；所述第 二射频处理模块(6)的输入连接接收天线(8)，所述第二中频处理模块(4) 的信号输入连接第二射频处理模块(5)的输出，所述第二基带处理模块(2) 的信号输入连接第二中频处理模块(4)的输出，第二基带处理模块(2)的 信号输出连接到PC机(9)；所述第一基带处理模块(1)与第二基带处理模 块(2)之间并行电缆连接。
2.根据权利要求1所述的认知无线电实验系统的硬件终端，其特征是， 所述第一基带处理模块(1)包括第一DSP模块(21)、用于DSP程序存储 的第一FLASH模块(23)、以及同第一DSP模块(21)互连并和其协同工作 的第一FPGA模块(22)；所述第一FPGA模块(22)的输出分两路连接到 第一中频处理模块(3)的输入端，第一FPGA模块(22)的输入由USB接 口与PC机(9)相连，同时由通用接口与第二基带处理模块(2)并行电缆 连接。
3.根据权利要求1所述的认知无线电实验系统的硬件终端，其特征是， 所述第二基带处理模块(2)包括第二DSP模块(31)、用于DSP程序存储 的第二FLASH模块(33)、以及同第二DSP模块(31)互连并和其协同工作 的第二FPGA模块(32)，所述第二FPGA模块(32)的输入分两路连接到 第二中频处理模块(4)的输出端，第二FPGA模块(32)的输出由USB接 口与PC机(9)相连，同时由通用接口与第一基带处理模块(1)并行电缆 连接；所述第二DSP模块(31)还连接有两个SDRAM(35)和(36)。
4.根据权利要求1所述的认知无线电实验系统的硬件终端，其特征是， 所述第一中频处理模块(3)包括DUC和DAC芯片(41)、与该芯片(41) 输出端相连的第一AGC模块(42)、与第一AGC模块(42)输出端相连的 第一声表滤波器(43)、以及连接到第一声表滤波器(43)输出端的第二AGC 模块(44)，所述DUC和DAC芯片(41)的输入端连接第一基带处理模块 (1)，所述第二级AGC模块(44)的输出端连接第一射频处理模块(5)。
5.根据权利要求1所述的认知无线电实验系统的硬件终端，其特征是， 所述第二中频处理模块(4)包括第三AGC模块(51)、与第三AGC模块(51) 输出端相连的第二声表滤波器(52)、与第二声表滤波器(52)输出端相连的 固定增益宽带运放(53)、与该固定增益宽带运放(53)输出端相连的ADC 模块(54)、以及与ADC模块(54)的输出端相连的DDC模块(55)，所述 第三AGC模块(51)的输入连接到第二射频处理模块(6)，所述DDC模块 (55)的输出连接到第二基带处理模块(2)。
6.根据权利要求4所述的认知无线电实验系统的硬件终端，其特征是， 所述DUC和DAC芯片(41)为AD9857芯片，该芯片与第一FPGA(22) 之间的差分时钟连接设有交流阻容耦合的电路。
7.根据权利要求5所述的认知无线电实验系统的硬件终端，其特征是， 所述ADC模块(54)为AD9433芯片，该芯片与第二FPGA(32)之间的差 分时钟连接设有交流阻容耦合电路。
技术领域
本发明涉及一种认知无线电通信的实验系统，特别涉及一种验证认知无 线电实验系统的硬件终端。
背景技术
发明内容
为达到以上目的，本发明是采取如下技术方案予以实现的：
一种认知无线电实验系统的硬件终端，其特征是，该终端包括两块PCB (印刷电路板)：第一块PCB上有发送通道和给发送通道供电的发送通道电 源模块，第二块PCB上有接收通道和给接收通道供电的接收通道电源模块； 所述发送通道包括第一基带处理模块、与第一基带处理模块的信号输出连接 的第一中频处理模块、与第一中频处理模块的信号输出连接的第一射频处理 模块，所述第一基带处理模块的输入连接PC机，所述第一射频处理模块的 输出连接发送天线。接收通道包括有第二基带处理模块、第二中频处理模块 和第二射频处理模块，所述第二射频处理模块的输入连接接收天线，第二中 频处理模块的信号输入连接第二射频处理模块的输出，第二基带处理模块的 信号输入连接第二中频处理模块的输出，而第二基带处理模块的信号输出到 PC机；所述第一基带处理模块与第二基带处理模块之间并行电缆连接。
上述方案中，所述第一基带处理模块包括第一DSP(数字信号处理器) 模块、用于DSP程序存储的第一FLASH(闪存)模块、以及同第一DSP模 块互连并和其协同工作的第一FPGA(现场可编程门阵列)模块；所述第一 FPGA模块的输出分两路连接到第一中频处理模块的输入端，并通过USB接 口与PC机相连，同时由通用接口与第二基带处理模块并行电缆连接。所述 第二基带处理模块包括第二DSP模块、用于DSP程序存储的第二FLASH模 块、以及同第二DSP互连并和其协同工作的第二FPGA模块，所述第二FPGA 模块分两路连接到第二中频处理模块的输出端，并通过USB接口与PC机相 连，同时由通用接口与第一基带处理模块并行电缆连接；所述第二DSP还连 接有两个SDRAM(同步动态随机存储器)。
第一中频处理模块包括DUC(数字上变频)和DAC(数模转换器)芯 片、与该芯片输出端相连的第一AGC(自动增益控制)模块、与第一AGC 模块输出端相连的第一声表滤波器、以及连接到第一声表滤波器输出端的第 二AGC模块，所述DUC和DAC芯片的输入端连接第一基带处理模块，所 述第二AGC模块的输出端连接第一射频处理模块。第二中频处理模块包括第 三AGC模块、与第三AGC模块输出端相连的第二声表滤波器、与第二声表 滤波器输出端相连的固定增益宽带运放、与该固定增益宽带运放输出端相连 的ADC(模数转换器)模块、以及与ADC模块的输出端相连的DDC(数字 下变频)模块，所述第三AGC模块的输入连接到第二射频处理模块，所述 DDC模块的输出连接到第二基带处理模块。所述DUC和DAC芯片为AD9857 芯片，该芯片与第一FPGA之间的差分时钟连接设有交流阻容耦合电路。所 述ADC模块为AD9433芯片，该芯片与第二FPGA之间的差分时钟连接设有 交流阻容耦合电路。
本发明的特点是采用基于DSP-FPGA的基带处理方式、数字中频技术， 以及将数字电视系统中的射频收发模块用于CR实验系统的硬件终端，获得 了构成可用于实际操作的验证CR实验系统的积极效果。
传统的无线通信实验系统通常只能使用预先分配的确定频段，其硬件仅 支持较小的频带范围，并且只能以固定的带宽工作。本发明的CR硬件终端 及其构成的CR实验系统与传统的无线通信实验系统相比，其有益效果体现 在，它可以在整个电视UHF频段范围内选择工作频段，结合具体算法，具备 分析射频环境、判断授权用户(例如电视用户)的存在和出现，以及根据分 析结果调整参数、采取合理避让策略等能力，而不会对电视频段上的原始授 权用户造成不能容忍的影响。
附图说明
图1是本发明的CR实验系统硬件终端总体结构框图。
图2是图1中的发送通道第一基带处理模块的结构框图。
图3是图1中的接收通道第二基带处理模块的结构框图。
图4是图1中的发送通道第一中频处理模块的结构框图。
图5是图1中的接收通道第二中频处理模块的结构框图。
图6是图1中CR终端的电源模块，其中图6(a)是发送通道的电源模 块，图6(b)是接收通道的电源模块。
图7是图4中DUC和DAC模块的差分时钟电路。
图8是图5中ADC模块的差分时钟电路。
图9是图2和图3中DSP模块锁项环(PLL)的电源滤波电路。
图10是图2和图3中FPGA模块锁项环(PLL)的电源滤波电路
图11是CR实验系统示意图。
具体实施方式
如图1所示，一种认知无线电实验系统的硬件终端，该终端包括两块PCB 通道板：发送通道I和给发送通道I供电的发送通道电源模块10、接收通道 II和给接收通道II供电的接收通道电源模块11。发送通道I包括基带处理模 块1、与基带处理模块1的信号输出连接的中频处理模块3、与中频处理模块 3的信号输出连接的射频处理模块5，所述基带处理模块1的输入连接PC机 9的USB接口，所述射频处理模块5的输出连接发送天线7。接收通道II包 括基带处理模块2，与基带处理模块2的信号输入连接的中频处理模块4，与 中频处理模块4的信号输入连接的射频处理模块6，所述基带处理模块2的 信号输出连接PC机9的USB接口，所述射频处理模块6的输入连接接收天 线8。发送通道基带处理模块1与接收通道基带处理模块2之间通过并行电 缆连接。
发送通道I的基带处理模块1通过USB接口接收PC机9产生的待发送 数据文件，完成信源编码、信道编码、交织、QAM映射(或QPSK、16QAM 等)，然后进行OFDM(正交频分复用)调制。在以上数据处理过程中，需要加 入OFDM同步所需的训练序列和频域导频，同时根据CR协议需要添加校验 和控制信息。基带处理模块1处理完毕，将I/Q两路数据送至中频处理模块3， 完成数字上变频、DAC、放大和滤波。射频处理模块5采用的是数字电视系 统中使用的成品捷变调制器，其输入是模拟中频信号(中心频率36MHz，带 宽8MHz)，输出能覆盖电视射频全频段，射频处理模块5接收中频处理模块 3输出的中频模拟信号，调制到指定的射频频段，通过发送天线7发射出去。 接收通道II完成的是发送通道I的逆过程，射频处理模块6采用的数字电视 系统中使用的高频头成品，输入能覆盖电视射频全频段，输出为36.13MHz 中心频率(和发送通道中频频率36MHz略有差异)、8MHz带宽的模拟中频 信号。射频处理模块5和6保证了终端可以在整个VHF/UHF频段工作。
图2是基带处理模块1的结构框图，该模块包括DSP模块21，用于DSP程序 存储的FLASH模块23，以及同DSp模块21互连接并和其协同工作的FPGA模块 22；FPGA模块22的输出分两路(I/Q)连接到中频处理模块3的输入端，FPGA 模块22通过USB接口与PC机9相连并且通过并行电缆与接收通道II的基带处 理模块2进行信号连接。在本实施例中，DSP模块21选用的是TI公司的TMS 320C6416TGLZ7数字信号处理芯片，该芯片系统时钟能达到720M，具有很强 的信号处理能力，FPGA模块22选用的是Stratix II EP2s30F672C5，内部有足够 的硬件乘法器和存储单元，FLASH模块23选用的是AM29LV400B。DSP模块 21为整个基带处理模块1的控制单元并且负责部分的数据处理，其通过EMIFA (外部存储器接口A)和FPGA模块22连接，进行数据交互，并且将DSP模块 21的McBSP1(多通道缓冲串口1)、2个外部中断和GPIO(通用I/O)引脚都连 接到了FPGA模块22，通过FPGA模块22灵活地分配以控制其他器件；DSP模 块21的外围电路包括FLASH模块23、时钟电路和复位芯片(MAX708S)，其 中FLASH模块23通过EMIFB(外部存储器接口B)和DSP模块21相连；FPGA 模块22和DSP模块21协作共同完成整个系统基带部分数据处理，并将其分为 I/Q两路输出至中频处理模块3。FPGA模块22负责通过USB接口接收PC机的数 据并且与接收通道II通信，其中USB接口是通过CYPRESS公司的CY7C68013 接口转接芯片实现的，与接收通道II通信接口通过直接连接发送通道I和接 收通道II的通用IO引脚来实现。
图3是接收通道II基带处理模块2的结构框图，该模块包括DSP模块31， 用做DSP程序存储的FLASH模块33，用做数据存储的SDRAM存储器35和36， 以及与DSP模块31互连并和其协同工作的FPGA模块32；FPGA模块32分两路 (I/Q)连接中频处理模块4的输出端，FPGA模块32通过USB接口与PC机9相 连并且通过并行电缆与发送通道I进行连接。在本实施例中，DSP模块31， FPGA模块32和FLASH模块33选用的芯片和发送通道I基带处理模块1中的 模块21、22、23的芯片相同，SDRAM存储器35和36选用的是两片 MT48LC4M32B2。DSP模块31的外围电路增加了两片SDRAM，用于在数据 处理过程中暂存中间环节的数据；FPGA模块32和DSP模块31的由EMIFB连 接。
图4是本发明的发送通道中频处理模块3的结构框图。该模块包括DUC和 DAC芯片41、与该芯片41输出端相连的第一级AGC模块42、与AGC模块42输 出端相连的声表滤波器43、以及连接到声表滤波器43输出端的第二级AGC模 块44，所述芯片41的两路(I/Q)输入端连接发送通道基带处理模块1，所述 第二级AGC模块44的输出端连接发送通道射频处理模块5。在本实施例中， DUC和DAC芯片41是由AD9857一个芯片完成的，其内部系统频率可以达到 200MHz，可以通过SPI(串行外设接口)总线控制其目标频率、内插率和增益， 其功能是将基带处理模块1的基带I/Q数据，进行数字上变频到36.15M的中心 频率上并且进行数模转换，其SPI线是通过FPGA22连接到DSP21的McBSP1； 两个AGC模块均选用AD8369，AD8369的增益可以在-10dB到+35dB配置， 它的控制接口连接到FPGA22的通用I/O引脚；声表面波滤波器43选用的是 36.15M中心频率8M带宽的LBN03601，其典型衰减是27.8dB。
图5是本发明的接收通道中频处理模块4的电路框图。该模块包括AGC 模块51、与AGC模块51输出端相连的声表滤波器52、与声表滤波器52输 出端相连的固定增益宽带运放53、与该固定增益宽带运放53输出端相连的 ADC模块54、以及与ADC模块54的输出端相连的DDC模块55，所述AGC 模块51的输入连接接收通道射频处理模块6，所述DDC模块55的两路(I/Q) 输出连接到接收通道基带处理模块2。在本实施例中，AGC模块51、声表 滤波器52和发送通道中频处理模块3中的模块42、43是相同的。AGC模块 51的控制引脚连接到FPGA32的通用I/O引脚上；固定增益宽带运放53采用 的是AD8350-20，其增益为20dB；ADC模块54选用的是AD9433，采样率 为105MSPS，能够采样的信号的最高频率为350MHz；DDC模块55选用的 是GC1012B，采样率可以达到100MSPS，可以输出不同宽度的复信号或实信 号，可以控制输出增益，其控制接口为并行接口，连接到FPGA32的通用I/O 接口。
图6是本发明的电源模块，其中图6(a)是发送通道I的电源模块10， 图6(b)是接收通道II的电源模块11。电源模块10包括连接外部电源的5V 电压输出的大电流电源芯片61，该芯片61输出端连接1.2V电压输出的大电 流电源芯片62、3.3V电压输出的大电流电源芯片63和3.3V电压输出LDO (低压差线性稳压器)芯片64；电源模块11包括连接外部电源的5V电压输 出的大电流电源芯片65，该芯片65的输出端连接1.2V电压输出的大电流电 源芯片66、3.3V电压输出的大电流电源芯片67和2.85V电压输出LDO芯片 68，以及连接外部电源输入的5V输出LDO芯片69；由于DSP和FPGA的 核电压要求比较苛刻，电流较大，所以芯片的选择特别重要。本实施例中电 源芯片61和65选择的是LM2678，电源芯片62、63和66、67选择的是TI 的电源模块PT6944，能同时提供1.2V和3.3V电压，电源芯片64、68和69 选择的是AMS1117系列芯片，各电源芯片基本参数如表1所示。在本实施例 中选用的这些电源芯片，能够满足DSP和FPGA在满负荷时的需求，保证了 终端的正常工作。
表1 电源芯片的基本参数 器件 输入电压(V) 输出电压(V) 输出最大电流(A) 效率η PT6944 4.5～5.5 1.2±0.022 3.3±0.043 6(最小0.1) 6(最小0.1) 90％@5V输入， 4A输出 LM2678-5 8～40 4.9～5.1 5(最小0.1) 82％@12V输入， 5A输出 AMS1117-3.3 4.75～12 3.267～3.333 1(最小0) / AMS1117-5 6.5～12 4.9～5.1 1(最小0) / AMS1117-2.85 4.35～12 2.79～2.91 1(最小0) /
图7和图8是分别是图4中的DUC和DAC模块41(AD9857)和图5 中的ADC模块54(AD9433)的差分时钟电路。AD9857和FPGA22采用交 流阻容耦合方式连接，图7中两个输入端口CLKp、CLKn分别连接FPGA 22 增强型PLL(锁项环)的差分输出引脚的正、负端，其中电阻R97～100为 AD9857的时钟提供共模偏置电压(2V)，在AD9857的差分时钟输入引脚之 间设有阻值为100Ω的电阻R96用作阻抗匹配，clkp_1和clkn_1分别连接 AD9857的时钟输入的正、负端。AD9433在芯片内部为PECL信号提供了共 模偏置(3.75V)，即要求输入时钟电平为PECL(不是LVPECL)，可以通过 图8中的交流阻容耦合解决FPGA32和AD9433共模电平不一致的问题，该 电路中两个输入端口ENCp、ENCn分别连接FPGA 32增强型PLL(锁项环) 的差分输出引脚的正、负端，AD9433_ENCp、AD9433_ENCn分别连接AD9433 时钟输入的正、负端，在AD9433的差分时钟输入引脚之间设有阻值为100Ω的 电阻R17用作阻抗匹配。
DSP和FPGA的PLL对供电质量要求非常高，本发明分别采用了图9和 图10所示的电路对PLL的电源进行滤波。DSP模块(21)、(31)的锁项环 电源的输入引脚均接有图9的电路。FPGA模块(22)、(32)的锁项环电源 引脚都要接一个图10所示的电路。
图11为由本发明CR终端构成的整个实验系统示意图。该系统由以下几 部分组成：5个CR终端用户NO.1～NO.5，其中NO.为中心用户，NO.1～NO.4 为普通用户，为配合验证CR实验系统的基本功能，引入了一个电视信号发 射机(图11中的TV信号发射塔)和若干电视接收机(图11中的TV)。该 CR实验系统可以在直径为300m的区域内任意两个普通CR用户之间进行不 支持QoS、数据率在5M/bps以内的无线数据通信，并且在通信过程中能够检 测授权用户。若授权用户出现，则切换的新的空闲信道维持原通信。中心用 户NO.5的数据库存储着系统内频谱的使用情况，它负责为其他用户预先分配 频段，以广播的方式传送信道分配信息，它不参与数据业务的接续。其他普 通用户通信前从中心用户NO.5获得自己的通信频段，然后进行通信。在具体 的实验过程中，本系统工作在614-734MHz频段，任何两个CR用户之间通 信采用FDD双工方式，不同用户采用FDMA方式实现多址，每个CR用户 的上下行信道分别占用8M带宽，中心用户NO.5的广播信道也是8M带宽。
按照上面的试验方案，本发明能够验证CR的基本功能，实现了感知频 率、在时间和空间域等频谱环境实现频谱共享，达到了预期的实验效果。
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