存储器结构及其制造方法
阅读：2发布：2021-05-19
专利汇可以提供存储器结构及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种 存储器 结构及其制造方法。该存储器结构包括多个存储器区段。存储器区段各包括存储器阵列区、存储器选择区、 半导体 栅 电极 、半导体通道、栅介电层、栅电极层与通道层。存储器选择区邻近存储器阵列区。半导体通道连接半导体栅电极。栅电极层与半导体通道位于存储器选择区中。栅电极层通过栅介电层分开自半导体通道。通道层与半导体栅电极位于存储器阵列区中。通道层通过栅介电层分开自半导体栅电极。，下面是存储器结构及其制造方法专利的具体信息内容。
1.一种存储器结构，其特征在于，包括数个存储器区段，该些存储器区段各包括：
一存储器阵列区；
一存储器选择区，邻近该存储器阵列区；
一半导体条纹，为一连续未中断的条纹结构，延伸于该存储器阵列区与该存储器选择区中，包括相连接的一半导体栅电极和一半导体通道，其中该半导体栅电极在该存储器阵列区中，该半导体通道在该存储器选择区中；
一栅介电层；
一栅电极层，与该半导体通道位于该存储器选择区中，且通过该栅介电层分开自该半导体通道；及
一通道层，与该半导体栅电极位于该存储器阵列区中，且通过该栅介电层分开自该半导体栅电极。
2.根据权利要求1所述的存储器结构，其特征在于，还包括一字线驱动器，其中该些存储器区段其中一个的该存储器选择区是介于该些存储器区段其中该一个的该存储器阵列区与该字线驱动器之间。
3.根据权利要求1所述的存储器结构，其特征在于，还包括一字线驱动器，其中该些存储器区段的该些存储器选择区是在该些存储器阵列区之间。
4.根据权利要求1所述的存储器结构，其特征在于，还包括一个字线驱动器，其中该一个字线驱动器是被该些存储器区段所共享。
5.根据权利要求1所述的存储器结构，其中该存储器选择区中的该栅电极层、该半导体通道与该栅介电层构成一字线选择器。
6.一种存储器结构的制造方法，其特征在于，包括：
形成一半导体条纹在一基底上，其中该半导体条纹包括在一存储器选择区中的一半导体通道及在一存储器阵列区中的一半导体栅电极，该半导体条纹为一连续未中断的条纹结构，且延伸于该存储器阵列区与该存储器选择区中，该存储器选择区邻近该存储器阵列区；
形成一栅介电层在该半导体通道及该半导体栅电极上；
形成一通道层在该存储器阵列区中的该栅介电层上；及
形成一栅电极层在该存储器选择区中的该栅介电层上。
7.根据权利要求6所述的存储器结构的制造方法，其特征在于，还包括在形成该通道层之后，形成一开口露出该半导体通道，其中该存储器结构的制造方法包括形成该栅介电层与该栅电极层在该开口中。
8.根据权利要求6所述的存储器结构的制造方法，其中该半导体通道上的该栅介电层是在该半导体栅电极上的该栅介电层之后形成。
9.根据权利要求6所述的存储器结构的制造方法，其中该栅电极层是在该通道层之后形成。
10.根据权利要求6所述的存储器结构的制造方法，其中该半导体条纹的该半导体通道与该半导体栅电极是同时形成，该栅电极层与该通道层是同时形成。
存储器结构及其制造方法
技术领域
背景技术
[0002] 随着集成电路中元件的关键尺寸逐渐缩小至工艺技术所能感知的极限，设计者已经开始寻找可达到更大存储器密度的技术，以达到较低的位成本(costs per bit)。目前正被关注的技术包括位于单一芯片上的存储单元多层结构(multiple layers of memory cells)。在具有存储单元多层结构的三维立体与非门存储器(NAND memory)上所进行的操作，包含读取、写入(program)及抹除。
[0003] 一般而言，抹除操作是以存储单元存储器区块(B(blocks of memory cells)为单位次第进行，高密度NAND存储器的一般问题，特别是在高密度的立体NAND存储器之中，一个存储单元存储器区块(B)的容量(size)通常非常大。假如使用者仅需要改变少数存储于立体NAND存储器中的单元的编码时，操作会很不方便。随着立体NAND存储器的密度增加，存储单元多层结构中叠层数量也跟着增加，进而导致存储器区块(B)容量更大，抹除操作更不方便。
[0004] 因此有需要提供一种更有效率更方便的技术以在立体NAND存储器中进性行抹除操作。
发明内容
[0005] 本发明是有关于一种存储器结构及其制造方法，其中存储器结构具有优异的操作特性。
[0006] 根据本发明的一方面，提出一种存储器结构，其包括多个存储器区段。存储器区段各包括存储器阵列区、存储器选择区、半导体栅电极、半导体通道、栅介电层、栅电极层与通道层。存储器选择区邻近存储器阵列区。半导体通道连接半导体栅电极。栅电极层与半导体通道位于存储器选择区中。栅电极层通过栅介电层分开自半导体通道。通道层与半导体栅电极位于存储器阵列区中。通道层通过栅介电层分开自半导体栅电极。
[0007] 根据本发明的另一方面，提出一种存储器结构的制造方法，其包括以下步骤：形成半导体条纹在基底上，半导体条纹包括在存储器选择区中的半导体通道及在存储器阵列区中的半导体栅电极，存储器选择区邻近存储器阵列区；形成栅介电层在半导体通道及半导体栅电极上；形成通道层在存储器阵列区中的栅介电层上；形成栅电极层在存储器选择区中的栅介电层上。
附图说明
[0009] 图1A绘示根据一实施例的存储器结构的存储器区段的俯视示意图。
[0010] 图1B绘示根据一实施例的存储器结构在存储器选择区中的部分剖面示意图。
[0011] 图1C绘示根据一实施例的存储器结构在存储器阵列区中的部分剖面示意图。
[0012] 图2A绘示根据一实施例的存储器结构的存储器区段的俯视示意图。
[0013] 图2B绘示根据一实施例的存储器结构在存储器选择区中的部分剖面示意图。
[0014] 图3为根据一实施例的存储器结构的俯视示意图。
[0015] 图4为根据一实施例的存储器结构的一存储器区段的电路图。
[0016] 图5绘示根据一实施例的存储器结构的操作方法。
[0017] 图6绘示根据一实施例的存储器结构的操作方法。
[0018] 图7绘示根据一实施例的存储器结构的操作方法。
[0019] 图8绘示一比较例的存储器结构的操作方法。
[0020] 图9A至图18B绘示根据一实施例的存储器结构的制造方法。
[0021] 图19A至图25B绘示根据一实施例的存储器结构的制造方法。
[0022] 【符号说明】
[0023] 102：条纹堆叠
[0024] 104：堆叠结构
[0025] 106：基底
[0026] 108：半导体条纹
[0027] 108A：半导体栅电极
[0028] 108W：半导体通道
[0029] 110：绝缘条纹
[0030] 112、212：栅介电层
[0031] 114：半导体层
[0032] 114A：通道层
[0033] 114T：半导体部分
[0034] 114W、214W、414W：栅电极层
[0035] 116：绝缘层
[0036] 118、218：开口
[0037] 120A、120A-1、120A-2、120B、120W、120W-1、120W-2、120P、220W：导电连接件[0038] 308：半导体膜
[0039] 310：绝缘膜
[0040] 324、326、328、332：接垫
[0041] 330：阶梯结构
[0042] A、A1、A2：存储阵列区
[0044] P、P1、P2、P3：接垫区
[0045] S、S(X,Y)：存储器区段
[0047] W、W1、W2、W3、W4：存储器选择区
[0048] MBL：位线
[0049] SSL1：串列选择线
[0050] WL1、WL2、WL3、WL4：字线
[0051] IG1、IG2：栅极
[0052] common source：共享源极
[0053] ML1：第一金属层
[0054] ML2：第二金属层
具体实施方式
[0055] 此揭露内容的实施例提出一种存储器结构及其制造方法。根据实施例，存储器结构的一存储器区块(block)的数个存储器区段(segment)各具有选择器，因此可选择性的对存储器区段进行抹除，且操作简单、方便。
[0056] 需注意的是，本发明并非显示出所有可能的实施例，未于本发明提出的其他实施方面也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。另外，实施例中的叙述，例如细部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本发明欲保护的范围做限缩。实施例的步骤和各结构的细节可在不脱离本发明的精神和范围内根据实际应用工艺的需要而加以变化与修饰。以下是以相同/类似的符号表示相同/类似的元件做说明。
[0057] 图1A绘示根据一实施例的存储器结构的存储器区段S的俯视示意图。条纹堆叠102从接垫(pad)区P中的堆叠结构104延伸在相邻近的存储器阵列区A与存储器选择区W中。
[0058] 图1B绘示图1A的存储器结构在存储器选择区W中沿AA线的剖面示意图。条纹堆叠102包括交错堆叠在基底106上的半导体条纹108与绝缘条纹110。半导体条纹108通过绝缘条纹110彼此分开。
[0059] 请参照图1A与图1B，栅介电层112在条纹堆叠102上，并在条纹堆叠102之间的基底106上。半导体层114在栅介电层112上。绝缘层116可填充在条纹堆叠102之间的开口118。
[0060] 实施例中，半导体条纹108在存储器选择区W中的部分用作半导体通道108W，且半导体层114在存储器选择区W中的部分用作栅电极层114W。存储器选择区W中的栅电极层114W、半导体通道108W与之间的栅介电层112可构成选择器(selecting device)(或切换器(switching device))，例如字线选择器。导电连接件120W可穿过绝缘层116而电性连接至半导体层114位于条纹堆叠102的上表面上的半导体部分114T。
[0061] 图1C绘示图1A的存储器结构在存储器阵列区A中沿KK线的剖面示意图。
[0062] 请参照图1A与图1C，半导体条纹108在存储器阵列区A中的部分用作半导体栅电极108A，且半导体层114在存储器阵列区A中的部分用作通道层114A。栅介电层112介于半导体栅电极108A与通道层114A之间。存储器阵列区A的存储单元是定义在半导体栅电极108A与通道层114A的交错处。导电连接件120A可穿过绝缘层116而电性连接至半导体层114位于条纹堆叠102的上表面上的半导体部分114T。
[0063] 请参照图1A至图1C，实施例中，延伸在存储器阵列区A与存储器选择区W中的半导体条纹108为一连续未中断的条纹结构，因此存储器选择区W中的半导体通道108W与存储器阵列区A中的半导体栅电极108A是相连接(电性连接且物性连接)。实施例中，各半导体条纹108其在存储器选择区W中的半导体通道108W与存储器阵列区A中的半导体栅电极108A是在堆叠中的相同高度位置、可为共平面结构、可具有相同厚度、及/或可同时形成。
[0064] 实施例中，可使用存储器选择区W中的选择器选择要抹除的存储器区段S的存储单元，或使得未被选择的存储器区段S的存储单元不被抹除。
[0065] 图2A绘示根据另一实施例的存储器结构的存储器区段S的俯视示意图。图2B绘示图2A的存储器结构沿BB线的剖面示意图。图2A与图2B所示的存储器结构与图1A与图1B所示的存储器结构的差异说明如下。在存储器选择区W中，栅介电层212与栅电极层214W在条纹堆叠102的侧壁上。栅介电层212在开口218的侧壁与底表面上，栅电极层214W在栅介电层212上，并填充开口218。栅电极层214W的周围被栅介电层212围绕。存储器选择区W中的栅电极层214W、半导体通道108W与栅介电层212可用作选择器。实施例中，可使用选择器选择要抹除的存储器区段S，或使得未被选择的存储器区段S不被抹除。存储器选择区W中的导电连接件220W可电性连接至栅电极层214W。存储器阵列区A中的导电连接件120A可电性连接至半导体层114位于条纹堆叠102的上表面上的半导体部分114T。一实施例的存储器结构在存储器阵列区A中的部分剖面示意图类似图1C，于此不再赘述。
[0066] 图3为根据一实施例的存储器结构的俯视示意图，其显示四个存储器区段。存储器选择区(W1、W2、W3、W4)在存储器阵列区(A1、A2)与接垫区(P1、P2、P3)之间。一实施例中，接垫区P2包括SSL着陆接垫332及在阶梯结构不同层次的接垫324，可电性连接至导电连接件。接垫区P1、P3包括GSL着陆接垫326及在阶梯结构不同层次的接垫328，可电性连接至导电连接件。
[0067] 图4为根据一实施例的存储器结构的一存储器区段S的电路图。存储器选择区W中的半导体通道108W较远离存储器阵列区A的一端可电性连接至字线驱动器。存储器阵列区A中的U形通道层114A(如图1C所示)的相对端点可分别电性连接至共享源极(common source)与位线(MBL)。存储器阵列区A中的一与非门串列(NAND string)的半导体栅电极108A可包括串列选择线(SSL1)、字线(WL)、栅极(IG)、接地选择线(GSL)。如图4所示，一与非门串列可具有二选择器。一实施例中，存储器区段S可使用一共享的位线。
[0068] 可从电压端V控制选择器的栅电极层414W的偏压，以开启(ON)或关闭(OFF)选择器，以控制存储器区段S是否要被抹除。例如，当要对选择的存储器区段S进行抹除时，可开启选择器，使得来自字线驱动器的数据能通过选择器的半导体通道108W而进入存储单元阵列的通道层114A。当要使未被选择的存储器区段S在抹除其他选择的存储器区段S期间不被抹除，可关闭未被选择的存储器区段S的选择器，使得来自字线驱动器的数据无法通过选择器，并使得所有字线为浮接(floating)。
[0069] 本发明并不限于如图3或图4所示的四导电阶层的条纹堆叠，而可使用其他更大数目的导电阶层构成更大存储单元密度的存储器结构。此类似概念亦可延伸至其他元件的配置。
[0070] 图5至图7绘示根据不同实施例的存储器结构的操作方法。存储器区块(block)B包括多个存储器区段S(X,Y)。实施例中，存储器区段S(X,Y)各包括具有选择器的存储器选择区W。共享一个字线驱动器D(或D1至DY)的存储器区段S(X,Y)可独立地被控制为选择(selected)状态或未选择(un-selected)状态，因此在抹除操作期间，可选择性地从最靠近字线驱动器D(或D1至DY)的存储器区段S逐渐往远离字线驱动器D的存储器区段S的顺序，对存储器阵列区A的存储单元进行抹除。并可使未被选择的存储器区段S不被抹除。在读取及程序化选择的存储器区段S期间，可开启对应的选择器。
[0071] 图8绘示一比较例的存储器结构的操作方法。比较例的存储器结构的存储器区段S不具有存储器选择区，即不具有选择器，因此在抹除操作中，共享一个字线驱动器D的多个存储器区段S必须同时全部抹除。
[0072] 因此，根据实施例的存储器结构的存储器区段S具有选择器，因此可选择性的对存储器区段S进行抹除，且操作简单、方便。
[0073] 图9A至图18B绘示根据一实施例的存储器结构的制造方法。在此例中，存储器选择区的栅介电层与存储器阵列区的栅介电层同时形成。或者，存储器选择区的栅电极层可与存储器阵列区的通道层是同时形成。因此，存储器结构的选择器不需额外的工艺，制造方法简单。
[0074] 请参照图9A及图9B，其中图9B是沿图9A所示的存储器结构的俯视示意图沿AA线所绘制出的剖面图，此概念亦应用至以符号B标示的图10至图18。在基底106上交互堆叠的半导体膜308与绝缘膜310以形成堆叠结构104。半导体膜308可包括多晶硅、或其它合适的半导体材料。一实施例中，绝缘膜310可包括氧化物例如氧化硅。但本发明不限于此，绝缘膜310也可包括氮化物例如氮化硅，或其它合适的绝缘材料。
[0075] 请参照图10A及图10B，图案化堆叠结构104以形成从接垫区P的侧壁伸出的条纹堆叠102。如图10B所示，条纹堆叠102包括交互堆叠的半导体条纹108与绝缘条纹110。各半导体条纹108包括在存储器选择区W中的半导体通道108W与在存储器阵列区A中的半导体栅电极108A(图1C)。一实施例中，相连接的半导体通道108W与半导体栅电极108A是以此图案化步骤同时定义出。可使用光刻刻蚀技术进行图案化步骤，类似的概念之后不再赘述。
[0076] 请参照图11A及图11B，形成栅介电层112在接垫区P中的堆叠结构104的与条纹堆叠102上。然后，形成半导体层114在栅介电层112上。栅介电层112可包括氧化物例如氧化硅、氮化物例如氮化硅、或其它合适的介电材料。一实施例中，举例来说，栅介电层112为氧化物-氮化物-氧化物(ONO)的多层结构。另一实施例中，举例来说，栅介电层112为氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)的多层结构。一些实施例中，栅介电层112可具有单层结构。半导体层114可包括多晶硅或其他合适的半导体材料。
[0077] 请参照图12A及图12B，图案化半导体层114以形成在条纹堆叠102的侧壁上互相分开的栅电极层114W与通道层114A。一实施例中，在条纹堆叠102的侧壁上互相分开的栅电极层114W与通道层114A是以此图案化步骤同时定义出。此外，可图案化栅介电层112。
[0078] 请参照图13A及图13B，以绝缘层116填充开口118。一实施例中，绝缘层116包括氧化物例如氧化硅。但本发明不限于此，绝缘层116也可包括氮化物例如氮化硅或其他合适的绝缘材料。绝缘层116可以沉积方法例如物理气相沉积或化学气相沉积方法形成。
[0079] 请参照图14A及图14B，形成导电连接件120A-1、120W-1，其着陆在堆叠结构104的上表面上的半导体层114，以电性连接栅电极层114W与通道层114A。导电连接件120A-1、120W-1可为以掺杂的多晶硅所形成的导电插塞，其他实施例中，也可使用金属例如钨(W)，或其他导电性佳的材料形成。
[0080] 请参照图15A及图15B，进行图案化步骤，以移除半导体层114位于堆叠结构104的上表面上方的一部分。举例来说，位于堆叠结构104的上表面上方的半导体层114其留下的部分包括位于存储器选择区W与存储器阵列区A中的半导体部分114T。
[0081] 请参照图16A及图16B，一些实施例中，可形成导电连接件120A-2、120W-2、120P。在接垫区P中导电连接件120P可着陆(landing)在SSL半导体膜。导电连接件120A-2、120W-2可着陆在导电连接件120A-1、120W-1(图14A及图14B)上。一些实施例中，可形成导电连接件(未显示)着陆在接垫区P中阶梯结构330的不同层次的半导体膜。导电连接件120A-2、120W-2、120P可为以掺杂的多晶硅所形成的导电插塞，其他实施例中，也可使用金属例如钨(W)，或其他导电性佳的材料形成。
[0082] 请参照图17A及图17B，可形成第一金属层ML1电性连接导电连接件120A-2、120W-2、120P(图16A及图16B)。
[0083] 请参照图18A及图18B，可形成例如导电连接件120B与第二金属层ML2，电性连接第一金属层ML1电。
[0084] 本发明并不限于如图9A至图18B所例举的流程形成，而可视实际设计适当地改变制造方法。
[0085] 举例来说，在图19A至图25B绘示的根据另一实施例的存储器结构的制造方法中，存储器选择区的栅介电层可与存储器阵列区的栅介电层是分开形成，因此可选择性地使用不同的介电材质形成不同区的栅介电层。或者，存储器选择区的栅电极层可与存储器阵列区的通道层是分开形成，因此可选择性地使用不同的材质形成栅电极层与通道层。
[0086] 一些实施例中，图19A及图19B之前的步骤类似图9A至图12B的步骤，于此不再赘述。
[0087] 请参照图19A及图19B。其中图19A的存储器结构俯视示意图类似图13A。图19B是沿图19A的BB线绘制出的剖面图，此概念亦应用至以符号B标示的图20至图25。存储器结构包括位于接垫区P与存储器阵列区A之间的存储器选择区W。存储器阵列区A中的存储单元(分开的半导体栅电极108A)已定义出。
[0088] 请参照图20A及图20B，然后，进行图案化步骤，以移除半导体层114位于堆叠结构104的上表面上方的一部分。举例来说，位于堆叠结构104的上表面上方的半导体层114其留下的部分包括位于存储器阵列区A中的半导体部分114T。
[0089] 请参照图21A及图21B，然后，可利用光刻刻蚀技术在存储器选择区W中形成露出半导体通道108W的开口218。
[0090] 请参照图22A及图22B，形成栅介电层212在开口218的侧壁与底表面上。栅介电层212可包括氧化物例如氧化硅、氮化物例如氮化硅，或其它合适的介电材料。一实施例中，存储器选择区W中的栅介电层212可利用不同于存储器阵列区A中的栅介电层112的介电材料形成。但本发明不限于此，栅介电层112与栅介电层212也可以相同的介电材料形成。
[0091] 请参照图23A及图23B，形成栅电极层214W在栅介电层212上，并填充开口218。一实施例中，栅电极层214W可包括多晶硅、或其它合适的半导体材料。另一实施例中，栅电极层214W可以不同于通道层114A的导电材料形成，举例来说，金属例如钨，或其它导电性佳的材料，使得选择器具有较好的控制能力。
[0092] 请参照图24A及图24B，形成导电连接件120A、220W、120P。导电连接件120A着陆在存储器阵列区A中条纹堆叠102的上表面上的半导体层114，以电性连接通道层114A。导电连接件220W着陆在存储器选择区W中的栅电极层214W。导电连接件120P着陆在接垫区P中SSL半导体膜。
[0093] 请参照图25A及图25B，形成第一金属层ML1电性连接导电连接件120A、220W、120P。
[0094] 根据上述，实施例的存储器结构的存储器区段具有选择器，因此可选择性的对存储器区块的部分存储器区段进行抹除，且操作简单、方便。
[0095] 综上所述，虽然本发明已以优选实施例揭露如上，但其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。
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