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고속 확산성 금속 원자에 기반한 부성 미분 저항(NDR) 디바이스

阅读:183发布:2020-05-19

专利汇可以提供고속 확산성 금속 원자에 기반한 부성 미분 저항(NDR) 디바이스专利检索,专利查询,专利分析的服务。并且크로스바어레이내에비휘발성메모리셀에대한부성미분저항(NDR) 디바이스가제공된다. 각각의비휘발성메모리셀은크로스바어레이의교차점에위치하게된다. 각각의비휘발성메모리셀은전기화학적으로비활성인고속확산성원자를포함하는 NDR 물질과직렬인스위칭레이어를포함한다. 스위칭레이어는두 개의전극사이에위치한다.,下面是고속 확산성 금속 원자에 기반한 부성 미분 저항(NDR) 디바이스专利的具体信息内容。

  • 크로스바 어레이 내의 비휘발성 메모리 셀에 대한 부성 미분 저항(NDR) 디바이스로서,
    각각의 비휘발성 메모리 셀은 상기 크로스바 어레이의 교차점에 위치하며, 각각의 비휘발성 메모리 셀은 전기화학적으로 비활성인 고속 확산성 금속 원자를 포함한 NDR 물질과 직렬인 스위칭 레이어를 포함하며, 상기 스위칭 레이어는 두 개의 전극 사이에 위치하는
    부성 미분 저항 디바이스.
  • 제1항에 있어서,
    상기 스위칭 레이어는 멤리스터 스위칭 레이어인
    부성 미분 저항 디바이스.
  • 제2항에 있어서,
    상기 멤리스터 스위칭 레이어는 진성 반도체 영역과 고 도핑된 2차 영역을 포함하는
    부성 미분 저항 디바이스.
  • 제1항에 있어서,
    상기 고속 확산성 금속 원자는 금, 백금, 팔라듐으로 이루어진 그룹으로부터 선택되는
    부성 미분 저항 디바이스.
  • 제1항에 있어서,
    상기 두 개의 전극 중 하나는 상기 고속 확산성 금속 원자의 소스가 되는
    부성 미분 저항 디바이스.
  • 부성 미분 저항(NDR) 스위칭 디바이스를 가진 메모리 어레이로서,
    전기 도전성 열 라인의 세트와 교차하여 교차부를 형성하는 전기 도전성 행 라인의 세트와,
    상기 전기 도전성 행 라인의 세트 중 한 행 라인과 상기 전기 도전성 열 라인의 세트 중 한 열 라인 간의 각각의 교차부에 배치되는 메모리 엘리먼트를 포함하되,
    상기 메모리 엘리먼트는 전기화학적으로 비활성인 고속 확산성 금속 원자를 포함한 NDR 물질과 직렬인 스위칭 레이어를 포함하는
    메모리 어레이.
  • 제6항에 있어서,
    상기 스위칭 레이어는 멤리스터 스위칭 레이어인
    메모리 어레이.
  • 제7항에 있어서,
    상기 멤리스터 스위칭 레이어는 진성 반도체 영역과 고 도핑된 2차 영역을 포함하는
    메모리 어레이.
  • 제6항에 있어서,
    상기 고속 확산성 금속 원자는 금, 백금, 팔라듐으로 이루어진 그룹으로부터 선택되는
    메모리 어레이.

  • 제6항에 있어서,
    상기 전기 도전성 행 라인 또는 상기 전기 도전성 열 라인 중 하나의 라인은 상기 고속 확산성 금속 원자의 소스가 되는
    메모리 어레이.
  • 크로스바 어레이에서 스니크 경로 전류를 감소시키는 방법으로서,
    복수의 하부 도전성 라인을 형성하는 단계와,
    상기 복수의 하부 도전성 라인을 따른 선택된 위치에 복수의 메모리 엘리먼트를 형성하는 단계와,
    상기 복수의 하부 도전성 라인에 대해 넌-제로 각도로 복수의 상부 도전성 라인을 형성하고, 각각의 하부 도전성 라인과 각각의 상부 도전성 라인 사이에 각각의 메모리 엘리먼트를 샌드위치시키도록 선택된 위치들에서 상기 복수의 하부 도전성 라인을 교차시키는 단계를 포함하되,
    각각의 메모리 엘리먼트는 고속 확산성 금속 원자가 제공되거나 제공될 수 있는 활성 영역을 포함하는
    크로스바 어레이에서 스니크 경로 전류를 감소시키는 방법.

  • 제11항에 있어서,
    상기 스위칭 레이어는 멤리스터 스위칭 레이어인
    크로스바 어레이에서 스니크 경로 전류를 감소시키는 방법.
  • 제12항에 있어서,
    상기 멤리스터 스위칭 레이어는 진성 반도체 영역과 고 도핑된 2차 영역을 포함하는
    크로스바 어레이에서 스니크 경로 전류를 감소시키는 방법.
  • 제11항에 있어서,
    상기 고속 확산성 금속 원자는 금, 백금, 팔라듐으로 이루어진 그룹으로부터 선택되는
    크로스바 어레이에서 스니크 경로 전류를 감소시키는 방법.
  • 제11항에 있어서,
    상기 복수의 하부 도전성 라인 또는 상기 복수의 상부 도전성 라인 중 하나의 라인은 상기 고속 확산성 금속 원자의 소스가 되는
    크로스바 어레이에서 스니크 경로 전류를 감소시키는 방법.
  • 说明书全文

    고속 확산성 금속 원자에 기반한 부성 미분 저항(NDR) 디바이스{NEGATIVE DIFFERENTIAL RESISTANCE (NDR) DEVICE BASED ON FAST DIFFUSIVE METAL ATOMS}

    본 발명은 고속 확산성 금속 원자에 기반한 부성 미분 저항(NDR) 디바이스에 관한 것이다.

    비휘발성 메모리는 전원이 제공되지 않을 때에도 저장된 정보를 다시 불러올 수 있는 컴퓨터 메모리이다. 비휘발성 메모리의 타입은 저항성 RAM (RRAM 또는 ReRAM), 상변화 RAM (PCRAM), 도전성 브릿지 RAM (CBRAM), 강유전성 RAM (F-RAM) 등을 포함할 수 있다.

    저항성 메모리 엘리먼트, 가령, 저항성 RAM 또는 ReRAM은 프로그래밍 에너지를 인가함으로써 상이한 저항 상태들로 프로그래밍될 수 있다. 프로그래밍후에, 저항성 메모리 엘리먼트의 상태는 판독될 수 있으며 지정된 시간 구간 동안 안정하게 유지된다. 비휘발성 고체 상태 메모리, 프로그램가능한 로직, 신호 프로세싱, 제어 시스템, 패턴 인식 디바이스 및 다른 애플리케이션들을 포함하여 다양한 저항성 메모리 디바이스를 생성하는 데 대규모의 저항성 메모리 엘리먼트의 어레이가 사용될 수 있다. 저항성 메모리 디바이스의 예는 원자가 변화 메모리(valence change memory) 및 전기화학적 금속화 메모리(electrochemical metallization memory)를 포함하며, 이들 모두는 전기 스위칭 동안 이온화 동작을 수반하며 멤리스터(memristors)의 범주에 속한다.

    멤리스터는 프로그래밍 에너지, 가령, 전압 또는 전류 펄스를 인가함으로써 상이한 저항성 상태들로 프로그래밍될 수 있는 디바이스이다. 이러한 에너지는 전계 효과 및 열적 효과의 조합을 생성하며 이는 멤리스터 엘리먼트에서 비휘발성 스위치의 도전율과 비선형 선택 기능들의 도전율을 조절할 수 있다. 프로그래밍후, 멤리스터의 상태는 판독될 수 있으며 지정된 시간 구간 동안 안정하게 유지된다.

    도 1은 일 예에 따른 크로스바 메모리 어레이의 사시도이다.
    도 2(a) 내지 도 2(c)는 각각, 일 예에 따른, 이용가능한 최초 상태들의 단면도이다.
    도 3은 일 예에 따른, 전류(A) 및 전압(V)의 좌표 상에서 전기 데이터를 도시하는 도면이다.
    도 4(a) 및 도 4(b)는 각각, 일 예에 따른, 오프(OFF) 상태(도 3a) 및 (전기적 바이어스 하의) 온(ON) 상태(도 3b)의 단면도이다.
    도 5는 일 예에 따른, 크로스바 어레이에서 스니크 경로 전류(sneak path current)를 감소시키는 방법의 프로세스 흐름도를 도시하고 있다.

    아래의 설명에서는 예들의 상세한 이해를 위해 다양한 특정 세부사항이 기술되고 있음을 이해할 것이다. 그러나, 이 예들은 이러한 특정 세부사항으로의 국한 없이 실시될 수 있다는 것을 이해해야 한다. 다른 예에서, 널리 알려진 방법 및 구조는 예의 기술의 불필요한 모호함을 회피하기 위해 상세하게 기술되지는 않을 것이다. 또한, 이 예들은 서로 조합하여 사용될 수 있다.

    제한된 개수의 예가 개시되고 있으나 이로부터 다양한 수정 및 변형 예가 존재한다는 것을 이해해야 한다. 도면에서 유사하거나 동일한 엘리먼트는 동일한 참조부호를 사용하여 표시될 수 있다.

    주목할 것은, 본 명세서 및 첨부된 청구범위에 사용되는 바와 같이 단수 형태는 문맥에서 명확하게 달리 표현하지 않는 이상 복수의 형태를 포함한다는 것이다.

    멤리스터는 광범위한 전자 회로, 가령, 메모리, 스위치, 무선 주파수 회로, 및 로직 회로 및 시스템에서의 컴포넌트로서 사용될 수 있는 나노-스케일 디바이스이다. 메모리 구조에서, 멤리스터 디바이스의 크로스바 어레이가 사용될 수 있다. 메모리에 대한 토대로서 사용될 경우에 멤리스터는 정보의 비트, 즉 1 또는 0을 저장하는 데 사용될 수 있다. 로직 회로로서 사용될 경우, 멤리스터는 필드 프로그램가능 게이트 어레이와 유사한 로직 회로에서의 구성 비트 및 스위치로서 사용될 수 있거나, 와이어드-로직 프로그램가능 로직 어레이에 대한 토대일 수 있다. 또한 전술한 것 및 다른 애플리케이션용의 멀티-상태 또는 아날로그 동작을 가능하게 하는 멤리스터의 사용이 가능하다.

    멤리스터의 저항값은 멤리스터 양단에 전압을 인가하거나 멤리스터에 전류를 인가함으로써 변경될 수 있다. 일반적으로, 두 개의 상태 사이에서 스위칭될 수 있는 적어도 하나의 채널이 형성될 수 있으며, 두 개의 상태 중 하나의 상태에서 채널은 전기 도전성 경로("ON")를 형성하고, 나머지 상태에서 채널은 보다 적은 도전성 경로("OFF")를 형성한다. 일부 경우에, 도전성 채널은 이온(ions) 및/또는 공공(vacancies)에 의해 형성될 수 있다. 일부 멤리스터는 바이폴라 스위칭을 나타내며, 여기서 하나의 극성의 전압을 인가하게 되면 멤리스터의 상태를 스위칭시킬 수 있고, 반대 극성의 전압을 인가하게 되면 다시 원래의 상태로 스위칭시킬 수 있다. 대안으로서, 멤리스터는 유니폴라 스위칭을 나타내며, 여기서 스위칭은 가령 동일한 극성의 상이한 전압을 인가함으로써 수행된다.

    크로스바 어레이에 멤리스터를 사용하게 되면 선택되지 않은 셀, 가령 타깃화된 셀과 동일한 행 또는 열 상의 셀에 흐르는 스니크 전류(sneak current)로 인해 판독 실패 및/또는 기록 실패가 초래될 수 있다. 인가된 전압으로부터의 전체 전류가 타깃화되지 않은 이웃 셀에서의 스니크 전류로 인해 타깃화된 멤리스터에 흐르는 전류보다 높은 경우에 실패가 발생할 수 있다. 그 결과, 스니크 전류를 최소화하는 노력이 행해졌다. 각각의 셀을 분리하고 스니크 전류를 극복하기 위해 각각의 멤리스터를 가진 트랜지스터가 제안되었다. 그러나, 크로스바 어레이에서 각각의 멤리스터를 가진 트랜지스터를 사용하게 되면, 멤리스터 디바이스의 상업화에 영향을 끼칠 수 있는, 어레이 밀도의 제한과 비용의 상승을 초래하게 된다.

    스위치로서 사용될 때, 멤리스터는 교차점 메모리에서 저저항성(폐쇄된) 상태 또는 고저항성(개방된) 상태에 있을 수 있다. 최근 몇년 동안, 이러한 멤리스터의 스위칭 기능을 효율적으로 작동시키기 위한 방법을 찾는데 있어서 상당한 진전을 위한 연구가 행해졌다. 가령, 탄탈륨 산화물(TaOx) 계 멤리스터는 전자 스위칭을 가능하게 하는 다른 나노-스케일 디바이스에 비해 우수한 내구성을 갖는 것으로 입증되고 있다. 연구실에서, 탄탈륨 산화물 계 멤리스터는 100억 초과 스위칭 사이클을 가능하게 한다.

    멤리스터는 가령, 두 개의 전극 간에 샌드위치되는 TiOx 또는 TaOx와 같은 스위칭 물질일 수 있다. 멤리스터 동작은 두 개의 전극 간의 도전성 필라멘트의 변화를 통해 국소화된 도전율 변화를 생성하도록 스위칭 물질 내에서의 이온화 종(ionic species)(가령, 산소 이온 또는 공공)의 이동에 의해 수행되며, 이는 저저항성 "ON" 상태, 고저항성 "OFF" 상태, 또는 중간 상태를 생성한다. 초기에, 멤리스터가 처음으로 제조될 경우, 전체 스위칭 물질은 비도전성일 수 있다. 이처럼, 두 개의 전극 사이의 스위칭 물질 내에 도전성 채널을 형성하기 위한 형성 프로세스가 요구될 수 있다. 알려진 형성 프로세스는 종종 전주공정(electroforming)으로 지칭되며, 스위칭 물질 내에 국소화된 도전성 채널(또는 활성 영역)의 핵생성 및 형성을 야기할 정도의 충분히 긴 시간 동안 전극들 양단에 충분히 높은(임계치) 전압을 인가하는 것을 포함한다. 형성 프로세스에 요구되는 전압의 임계치 및 시간의 길이는 상기 스위칭 물질, 제1 전극, 및 제2 전극용으로 사용되는 물질의 타입 및 디바이스 지오메트리에 의존할 수 있다.

    금속 또는 반도체 산화물은 멤리스터 디바이스에 사용될 수 있으며, 예는 전이 금속 산화물(가령, 탄탈륨 산화물, 티타늄 산화물, 이트리움 산화물, 하프늄 산화물, 니오븀 산화물, 지르코늄 산화물 또는 다른 유사한 산화물) 또는 비전이 금속 산화물(가령, 알루미늄 산화물, 칼슘 산화물, 마그네슘 산화물, 디스프로슘 산화물, 란타늄 산화물, 실리콘 이산화물 또는 다른 유사한 산화물)을 포함한다. 다른 예는 전이 금속 질화물, 가령 알루미늄 질화물, 갈륨 질화물, 탄탈륨 질화물 및 실리콘 질화물을 포함한다.

    부성 미분 저항(NDR)은 이용가능한 많은 애플리케이션을 가진 매우 매력적인 속성으로서, 멤리스터 크로스바에서의 선택기로서 또는 뉴리스터의 핵심 컴포넌트로서의 속성을 포함한다. 가장 일반적인 박막 NDR 디바이스는, 줄열(joule heat)에 기반하여 스위칭하며 보다 많은 전력을 필요로 하는 절연체-금속-전이(IMT) 물질을 이용한다.

    본 교시에 따라, 전기적 바이어스 하의 가령, 금과 같은 고속 확산성 원자의 모션에 기반한 새로운 타입의 NDR 디바이스가 제공된다. 전기적 바이어스가 소정의 임계치 전압을 초과하면, 금속/금 도핑된 절연체/금속 스택은 도전성이 매우 높아진다. 스위칭은 전압으로 구동되며, 스택은 전압이 제거되는 동안에 비해 저항성이 매우 높아지게 된다.

    본 명세서에 사용되는 "고속 확산성" 원자는 전계가 없는 경우에 산소 공공, 질소 공공, 산소 음이온보다 더 고속으로 확산할 수 있는 원자이다. 또한, 이러한 고속 확산성 원자는 전기화학적으로 활성일 수 없다(즉, 전기화학적으로 비활성일 수 있다). 아인슈타인 관계식에 의하면, (전계가 존재하는 경우의) 드리프트는 또한 "고속 확산성" 원자에 대해 더 고속이다. 그러한 원자의 예는 금, 백금, 및 팔라듐을 포함하지만 이에 국한되는 것은 아니다. 일부 예에서, 금이 사용될 수 있다.

    도 1은 일 예에 따른 고속 확산성 금속 원자에 기반한 NDR 디바이스를 포함한 메모리 어레이 또는 크로스바(100)의 사시도를 도시하고 있다. 도 1은 대략 평행한 도체(102)의 제1 또는 하부층(106)과 대략 평행한 도체(104)의 제2 또는 상부층(108) 간에 배치되는 중간층(110)을 드러낸다. 도체의 제1층은 도체의 제2층에 대해 넌-제로 각도에 있어서 크로스포인트 또는 교차부를 형성할 수 있다.

    예시적인 일 예에 의하면, 중간층(110)은 절연체층과 같은 유전체층일 수 있다. 다수의 저항성 메모리 디바이스(112-118)는 하부층(106) 내의 도체(102)와 상부층(108) 내의 도체(104) 간의 교차부 또는 접합부에 형성될 수 있다. 도체(102, 104)는 각각 하부 전극 및 상부 전극으로서 기능할 수 있다. 가령, 저항성 메모리 디바이스와 같은 비휘발성 메모리 디바이스를 형성할 경우, 하부층(106) 내의 도체(102)는 도전성 물질, 가령 텅스텐, 구리, 알루미늄 등으로부터 형성될 수 있으며, 상부층(108) 내의 도체(104)는 하부층(106)과 동일하거나 상이할 수 있는 도전성 물질로부터 형성될 수 있다.

    도 1의 복잡성을 회피하기 위해, 저항성 메모리 디바이스(112-118)의 개개의 층은 도시되지 않는다. 도 2(a) 내지 도 2(c)는 아래에 기술되며, 직렬 접속의 보호성 저항을 가진 저항성 메모리 디바이스의 보다 상세한 구조를 제공한다. 도 4(a) 및 도 4(b)는 이 구조의 동작의 예를 제공한다.

    예시의 목적을 위해 오직 수 개의 저항성 메모리 디바이스(112-118)만이 도 1에 도시된다. 저항성 메모리 디바이스(112-118)의 각각은 데이터의 하나 이상의 비트를 나타내는데 사용될 수 있다. 가령, 가장 간소화된 경우에, 저항성 메모리 디바이스는 두 개의 상태, 즉 저저항성 상태 및 고저항성 상태를 가질 수 있다. 저저항성 상태는 이진값 "1"을 나타낼 수 있으며, 고저항성 상태는 이진값 "0"을 나타내거나 그 반대를 나타낼 수 있다. 이진값 데이터는 저항성 메모리 디바이스 내의 매트릭스의 저항성 상태를 변경함으로써 나노와이어 메모리 어레이(100) 내로 기록될 수 있다. 이진값 데이터는 다음에 저항성 메모리 디바이스(112-118)의 저항성 상태를 감지함으로써 인출될 수 있다. 이러한 기록 및 감지는 적절한 회로(미도시)를 사용하여 수행될 수 있다.

    소정의 예시된 예에 의하면, 프로그램가능한 크로스포인트 디바이스(112-118)가 멤리스터 디바이스일 수 있다. 멤리스터 디바이스는 과거의 전기적 상태에 대한 "기억"을 나타낸다. 가령, 멤리스터 디바이스는 이동 도펀트(dopants)를 포함하는 매트릭스 물질을 포함할 수 있다. 이러한 도펀트는 전기 디바이스의 저항값과 같은 전기 디바이스의 전기적 동작을 동적으로 변경하도록 매트릭스 내에서 이동될 수 있다.

    도펀트의 모션은 적당한 매트릭스 양단으로의 전압 인가와 같은 프로그래밍 조건의 인가에 의해 유도될 수 있다. 프로그래밍 전압은 멤리스터 매트릭스에 비교적 높은 전계를 발생시키며 도펀트의 분포도를 변경한다. 전계의 제거 후에, 도펀트의 위치 및 특성은 다른 프로그래밍 전계가 인가될 때까지 안정되게 유지된다.

    표시된 바와 같이, 멤리스터 매트릭스 내의 도펀트 구성을 변경함으로써, 그 디바이스의 전기 저항값이 변경될 수 있다. 멤리스터 디바이스는, 그 후 멤리스터 디바이스의 내부 전기 저항값이 감지되지만 상당한 도펀트 모션을 야기할 정도의 충분히 높은 전계를 생성하지는 않는 저 판독 전압을 인가함으로써 판독된다. 결과적으로, 멤리스터 디바이스의 상태는 장시간 동안 그리고 다수의 판독 사이클을 통해 안정되게 유지될 수 있다.

    예시된 소정의 예에 의하면, 크로스바 메모리 어레이(100)는 비휘발성 메모리 어레이를 형성하는 데 사용될 수 있다. 비휘발성 메모리는 전력이 제공되지 않을 때 자신의 콘텐츠를 상실하지 않는 특성을 갖는다. 프로그램가능한 크로스포인트 디바이스(112-118)의 각각은 데이터의 하나 이상의 비트를 나타내는 데 사용된다. 도 1의 개개의 크로스바 라인(102, 104)이 사각형 단면으로 도시되지만, 크로스바는 또한 정방형, 원형, 타원형, 또는 보다 복잡한 단면(가령, 사다리꼴)을 가질 수 있다. 크로스바 라인은 또한 여러 상이한 폭, 직경, 애스팩트비 및/또는 편심율을 가질 수 있다. 크로스바는 나노와이어, 서브-마이크로스케일 와이어, 마이크로스케일 와이어, 또는 보다 큰 직경을 가진 와이어일 수 있다.

    예시적인 소정의 예에 의하면, 크로스바 메모리 어레이(100)는 상보형 금속-산화물-반도체(CMOS) 회로 또는 다른 종래의 컴퓨터 회로 내에 집적될 수 있다. 각각의 개별 와이어 세그먼트는 비아(미도시)를 통해 CMOS 회로에 접속될 수 있다. 비아는 크로스바 아키텍처의 제조시에 사용되는 다양한 기판 물질을 통하는 전기 도전성 경로로서 구현될 수 있다. CMOS 회로는 멤리스터 디바이스에 추가적인 기능, 가령, 입력/출력 기능, 버퍼링, 로직, 구성, 또는 다른 기능을 제공할 수 있다. 다수의 크로스바 어레이는 CMOS 회로 위에 형성되어 멀티-레이어 회로를 생성할 수 있다.

    도 2(a) 내지 도 2(c)는 세 개의 상이한 초기 상태의 예를 도시하고 있다. 각각의 멤리스터(200, 200', 200'')는 하부 전극(202), 상부 전극(204), 및 이들 전극 사이에 샌드위치되는 활성 영역(206)을 가질 수 있다. 도 2(a)에서, 하부 전극(202)은 고속 확산성 금속, 가령, 금, 백금, 또는 팔라듐으로 구성될 수 있다. 고속 확산성 원자(208)는 그 사후 제조 처리 동안 활성 영역(206) 내로 도입될 수 있다. 상부 전극(204)은 비휘발성 디바이스의 제조시에 공통으로 사용되는 물질로 구성될 수 있다. 전극(202, 204)은 제각기 도 1의 전극(102, 104)에 대응한다.

    도 2(b)에서, 하부 전극(202)은 또한 고속 확산성 금속으로 구성될 수 있다. 고속 확산성 원자는 디바이스의 초기 제조 동안 존재하지 않을 수 있지만, 초기 처리 사후-제조에서와 같은 디바이스(200')의 동작 동안 활성 영역(206) 내로 도입될 수 있다. 이 처리의 예는 상승된 온도에서 전기적 바이어싱 프로토콜을 가진 디바이스에 응력을 일으킬 수 있다. 이 온도는 150℃ 내지 500℃ 사이에 있을 수 있다.

    도 2(c)에서, 하부 전극(202)은 고속 확산성 금속 이외의 금속으로 구성될 수 있다. 고속 확산성 원자(208)는 활성 영역(206) 내에 배치될 수 있다. 고속 확산성 원자(208)는 그 사후-제조 처리 동안 활성 영역(206) 내로 도입될 수 있다.

    하부 전극(202)은 유전체층(미도시) 상의 레이어로서 형성될 수 있고, 리소그래피로 정의될 수 있고, 그리고 도 1의 도체(102)와 같은 개별 도체 라인을 형성하도록 에칭될 수 있다. 고속 확산성 금속이 도 2(c)에 도시된 바와 같은 하부 전극으로서 사용되지 않는 상황의 경우, 하부 전극(202)용 물질의 예는 알루미늄, 백금, 텅스텐, 금, 티타늄, 루테늄 이산화물(RuO 2 ), 티타늄 질화물(TiN), 텅스텐 질화물(WN 2 ), 탄탈륨, 하프늄 질화물(HfN), 니오븀 질화물(NbN), 탄탈륨 질화물(TaN), 등을 포함하지만 이에 국한되는 것은 아니다. 여하튼, 하부 전극(202)의 두께는 대략 2 나노미터 내지 수 마이크로미터(가령, 대략 2 내지 3 마이크로미터)의 범위 내에 있을 수 있다. 하부 전극(202)을 형성하는 것의 예는 전기도금(electroplating), 스퍼터링(sputtering), 증발(evaporation), ALD(원자층 증착), 코 데포지션(co-deposition), 화학 기상 증착(chemical vapor deposition), IBAD(이온 빔 지원식 데포지션), 사전증착된 물질의 산화, 또는 임의의 다른 박막 증착 기술을 포함하지만 이에 국한되는 것은 아니다. 하부 전극(202)을 리소그래피로 정의하는 방법은 기존의 기술일 수 있다. 리소그래피 정의를 위한 에칭은 플라즈마 건식 에칭에 의해 수행될 수 있다.

    활성 레이어(206)는 하부 전극(202) 위에 형성되고, 리소그래피로 정의되고 그리고 에칭될 수 있다. 활성 레이어(206)는 또한 스위칭 레이어로 지칭되기도 하고, 그렇게 지칭되는 이유는 활성 레이어가 두 개(또는 그 이상)의 상태인, "저" 저항과 "고" 저항 간의 스위칭과 그에 따른 "ON"과 "OFF" 간의 스위칭을 지원하기 때문이다. "저" 저항 및 "고" 저항은 활성 레이어(206)의 상대적인 저항값을 의미하며, 여기서, "저" 및 "고"는 상대적인 용어이다. 전형적으로, 저항값의 차이는 적어도 한 차수의 크기 또는 10배 정도이다. 활성 레이어(206) 내에는 하나(또는 그 이상)의 도전성 채널(도 2(a) 내지 도 2(c)에는 도시되지 않지만 도 4(b)에는 예시되고 있음)이 형성될 수 있다는 것이다. 활성 레이어(206)를 형성하기 위한 적당한 물질의 예는 위에서 열거된 산화물 및 질화물을 포함한다. 활성 레이어(206)를 형성하는 것의 예는 e-빔 증착, 스퍼터 증착, 원자층 증착(ALD), 등을 포함하지만 이에 국한되는 것은 아니다. 활성 레이어(206)를 리소그래피로 정의하는 방법은 기존의 기술일 수 있다. 리소그래피 정의를 위한 에칭은 플라즈마 건식 에칭에 의해 수행될 수 있다.

    도 2(a) 및 도 2(c)에서, 고속 확산성 원자(208)는 코 데포지팅, 열 지원식 또는 광 지원식 확산, 등에 의해 활성 레이어(206)의 형성 동안 추가될 수 있다.

    상부 전극(204)은 활성 레이어(206) 위에 형성될 수 있고, 리소그래피로 정의될 수 있고, 그리고 에칭될 수 있다. 상부 전극(204)을 형성하기 위한 적당한 금속의 예는 (고속 확산성 금속 이외의) 하부 전극(202)을 형성하는 데 사용되는 것들과 동일한 리스트로부터 선택되며, 동일하거나 상이한 것일 수 있다. 상부 전극(204)의 두께는 하부 전극(202)에 대한 것과 동일한 범위 내에 있을 수 있다. 상부 전극(204)을 형성하기 위한 것의 예는 하부 전극(202)을 형성하기 위한 것들과 동일한 것일 수 있다. 상부 전극(204)을 리소그래피로 정의하는 방법은 기존의 기술일 수 있다. 리소그래피 정의를 위한 에칭은 플라즈마 건식 에칭에 의해 수행될 수 있다.

    스위칭 레이어는 고속 확산성 금속 원자를 포함한 NDR 물질과 직렬이라는 것이 이해될 수 있다. 본 명세서에 도시된 것 외에 이를 구성하기 위한 다른 수 개의 방식이 존재한다. 가령, (미도시된) 디바이스는 금의 하부 전극과, 탄탈륨 산화물의 레이어(여기서, 금 금속 원자는 초기부터 형성되거나 금 전극으로부터 도출됨)와, TiN과 같은 중간 전극과, 탄탈륨 산화물의 활성 레이어와, 탄탈륨의 상부 전극을 가질 수 있다. 이러한 구조에 대한 여러 변형이 또한 있을 수 있다.

    도 3은 백금 전극, 금 전극 및 이들 사이에 샌드위치된 TaO x 활성 영역을 갖는 멤리스터에 대한 IV 플롯의 예이다. 이 예에서, 금 전극은 TaO x 활성 영역 내에 고속 확산성 금속 원자를 제공한다.

    곡선(300)은 전압(V)의 함수로서 전류(A)의 플롯이다. 곡선(300)의 우측부(300a)에서, 상승된 온도(가령, 250℃)에 의해 지원되는 전기적 응력은 디바이스의 전제조건이 되어 TaO x 레이어 내로 금 원자를 주입하게 된다. 곡선(300)의 좌측부(300b)에서, NDR 동작은 임계치 스위칭(휘발성)을 나타내고 있다. 스위칭은 휘발성이며 디바이스는 인가된 전압이 제거된 후 자신의 고저항성 상태로 복귀한다. 이 동작은 고 비선형성 전류-전압 관계를 발생시켜, 크로스바 어레이 내의 선택기 디바이스에서 고속 확산성 금속 원자가 사용될 수 있게 한다.

    도 4(a)는 OFF 상태에 있는 멤리스터(400)의 단면도의 예를 도시하고 있다. 도 4(b)는 (전기 바이어스 하의) ON 상태에 있는 멤리스터(400')의 단면도의 예를 도시하고 있다. 도 4(a)에 도시된 바와 같은 OFF 상태에서, 고속 확산성 금속 원자(208)는 활성 영역(206)에서 랜덤하게 분포된다. 저항값은 ON 상태에 비해 상대적으로 높은 것으로, 종종 적어도 한 차수의 크기만큼 더 높다.

    바이어스 소스(302)에 의해 전기적 바이어스가 제공될 경우, 고속 확산성 원자(208)의 대부분이 함께 클러스터화되어 필라멘트 또는 채널(304)을 형성하게 된다. 필라멘트(304)는 한 전극(202)에서 다른 전극(204)에까지 도달할 수 있다. 일부 예에서, 필라멘트(304)는 한 전극 또는 다른 전극과는 물리적으로 접촉할 수 없지만 전자 터널링을 허용할 정도로 충분히 인접할 수 있다. 어떠한 경우에서든 이 상태의 저항율은 감소될 수 있다.

    전기적 바이어스가 제거된 후, 고속 확산성 원자는 그라운드 상태, 즉 분산된 분포 상태로 역확산된다. 따라서, 스위칭은 휘발성이 된다.이러한 임계치 스위칭은 전류보다는 전계에 의해 구동되며, 그 에너지 소비량은 절연체-금속-전이 물질의 에너지 소비량보다 낮다. 절연체-금속-전이 물질은 줄열(Joule heating)에 의해 구동된다. 고속 확산성 금속 원자(208)의 사용은 크로스바 어레이 내의 스니크 경로 전류를 감소시킬 수 있으며, 또한 선택기에 대한 낮은 스위칭 에너지를 제공할 수 있다. 따라서, 고속 확산성 금속 원자(208)는 또한 메모리 또는 뉴리스터용으로 사용되는 크로스바 어레이에서 낮은 에너지 소비를 유도할 수 있다.

    도 5는 일 예에 따른, 크로스바 어레이에서 스니크 경로 전류를 감소시키는 방법의 프로세스 플로우챠트이다. 프로세스(500)는 복수의 하부 도전성 라인(102, 2020을 형성하는 것(505)으로 시작한다. 복수의 하부 도전성 라인(102, 202) 및 그 조성을 형성하는데 사용되는 방법은 위에 기술되고 있다.

    프로세스(500)는 복수의 하부 도전성 라인(102, 202)을 따른 선택된 위치에서 복수의 메모리 엘리먼트(112-118, 200, 200', 200'', 400)를 형성하는 것(510)으로 지속된다. 복수의 메모리 엘리먼트(112-118, 200, 200', 200'', 400)를 형성하는데 사용되는 방법은 위에 기술되고 있다.

    프로세스(500)는 복수의 하부 도전성 라인(102, 202)에 대해 넌-제로 각도로 복수의 상부 도전성 라인(104, 204)을 형성하고, 각각의 하부 도전성 라인과 각각의 상부 도전성 라인 사이에 각각의 메모리 엘리먼트(112-118, 200, 200', 200'', 400)를 샌드위치시키도록 선택된 위치들에서 복수의 하부 도전성 라인을 교차시키는 것(515)으로 종료된다. 상부 도전성 라인(104, 204) 및 그 조성을 형성하는데 사용되는 방법은 위에 기술되고 있다.

    각각의 메모리 엘리먼트(112-118, 200, 200', 200'', 400)는 고속 확산성 금속 원자(208)가 제공되거나 제공될 수 있는 활성 영역(206)을 포함한다. 고속 확산성 금속 원자는 활성 영역의 형성 동안 활성 영역(206) 내에 제공될 수 있거나, 고속 확산성 금속 원자의 소스로서 기능하는 전극(가령, 전극(102, 202))에 의해 제공될 수 있다.

    고속 확산성 금속 원자는 매우 큰 비선형성(ON/OFF 스위칭 비율은 10 4 보다 큼)과, (줄열에 기반하지 않는) 낮은 동작 에너지와, 충분한 전류 밀도(10 6 A/㎠ 초과)와, 낮은 저항성 상태를 유지하기 위한 낮은 유지 전압과, (0.4 내지 3V의) 조정가능한 임계치 전압을 제공할 수 있으며, 제조하기에 비교적 간단한 구조가 된다.

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