Processor for network
专利汇可以提供Processor for network专利检索，专利查询，专利分析的服务。并且PROBLEM TO BE SOLVED: To provide a processor for a network which is made fast by making a look-up table small-sized. SOLUTION: The network processor which actualizes a neural network by using the look-up table (12) performing output regarding a radial base function deforms the radial base function, inputs xK-ajK (K=1, 2...) to the look-up table (12), and holds a value exp(-bjuK2) in the look-up table (12).，下面是Processor for network专利的具体信息内容。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ニューラルネットワークによる推論や学習に適用されるネットワーク用プロセッサに関する。
【０００２】
【従来の技術】図２は、ＲＢＦネットワークを示す図である。 図２に示すように、ＲＢＦ（Ｒａｄｉａｌ Ｂａ
ｓｉｓ Ｆｕｎｃｔｉｏｎ；動径基底関数）ネットワークは、入力層２１、中間層２２、出力層２３からなり、
中間層２２のユニットとして、下記式（１）に示すガウシアン型の動径基底関数を用い、出力層２３のユニットではその出力値が線形結合される。
【０００３】すなわち、入力ベクトルをＸ＝（ｘ 1 ，
ｘ 2 ，…，ｘ K ）、重みをＷ jとすると出力値は式（２）
で与えられる（参考文献：佐藤，山田，“ニューラルネットによるパターン認識［IV］−学習ベクトル量子化とＲＢＦモデル−”，信学会誌，Ｖｏｌ．８２，Ｎｏ．１
２，ｐｐ． １２４８−１２５５，１９９９． ）。
【０００４】
【数３】
【０００５】図３は、従来のＲＢＦネットワーク専用ハードウェア（プロセッサ）におけるＲＢＦコアのブロック図である。 図３に示すＲＢＦコアは、入力演算部３
１、ＬＵＴ（ルックアップテーブル）部３２から構成される。
【０００６】入力演算部３１は、上記式（１）の動径基底関数において、引数部の入力
【０００７】
【数４】
【０００８】を計算する。 入力演算部３１は、通常、乗算器と積算器から構成されるが、特に高速性が要求される場合は、パイプライン化された並列型積和演算器により高速化を施す。
【０００９】ＬＵＴ部３２は、入力
【００１０】
【数５】
【００１１】を与えた時に動径基底関数の出力、つまり上記式（１）の右辺の値を返すようなテーブルからなる。 テーブル化するのは、関数値を事前に計算しておくことにより高速化を図るためである。 なお、ＬＵＴ部３
２は、後で上記式（１）の動径基底関数のタイプを変更できるようにするため、ＲＡＭで構成される。
【００１２】図４は、従来のＲＢＦネットワーク専用ハードウェアにおいて、ＲＢＦコアの出力の線形結合を計算する回路の構成を示す図である。 図４に示すように、
高速化するためには、ＲＢＦコア４１、乗算器４２、及び加算器４３を複数個ならべて並列化する。
【００１３】ＲＢＦネットワーク専用ハードウェアにおける高速化のための重要なポイントの一つは、１チップに何個のＲＢＦコアを実装できるかである。 なぜなら、
１チップに実装できるＲＢＦコアの個数が多いほど、１
システム当たりに実装可能なＲＢＦコアの全個数が多くなり、並列度を上げることができるからである。
【００１４】
【発明が解決しようとする課題】従来のＲＢＦコアにおいては、動径基底関数値を格納するＬＵＴが大容量となってしまうため、並列度を上げることが困難であった。
ここで、入力ベクトルｘの成分数をＫ個、成分のビット長をｍビット、定数ベクトルａ jの成分のビット長をｍ
ビット、ＬＵＴの出力をＣビットとすると、入力値
【００１５】
【数６】
【００１６】のビット長Ｌ 1は、 Ｌ 1 ＝｛（ｍ＋１）×２＋１｝＋（Ｋ−１） となる。
【００１７】ここで仮に、ｍ＝１６，Ｋ＝８とすると、
Ｌ 1 ＝４２となる。 よって、ＬＵＴの容量Ｐは、Ｃ＝１
６とした場合、Ｐ＝Ｃ×２ L1 ＝１６×２ 42 ＝２ 46 ＝６４
Ｔ（テラ）ビットとなる。 この場合、２５６ＭビットＤ
ＲＡＭが２５６個必要となるため、１チップに１個のＲ
ＢＦコアを実装することさえも困難となる。
【００１８】したがって従来では、実際にハードウェアを構成する場合は、動径基底関数の代表点の値をＬＵＴ
に保存しておき、代表点の間の値を補完等により求め、
動径基底関数を計算していた。
【００１９】本発明の目的は、ルックアップテーブルの小型化を可能とし高速化を図るネットワーク用プロセッサを提供することにある。
【００２０】
【課題を解決するための手段】上記課題を解決し目的を達成するために、本発明のネットワーク用プロセッサは以下の如く構成されている。
【００２１】本発明のネットワーク用プロセッサは、動径基底関数
【００２２】
【数７】
【００２３】に係る出力をするルックアップテーブルを用いてニューラルネットワークを実現するネットワーク用プロセッサにおいて、前記動径基底関数を
【００２４】
【数８】
【００２５】と変形して、ｘ K −ａ jK（K＝1,2,…）を前記ルックアップテーブルの入力とし、ｅｘｐ（−ｂ j ｕ K
2 ）の値を前記ルックアップテーブルに保持させる。
【００２６】
【発明の実施の形態】図１は、本発明の実施の形態に係るＲＢＦネットワーク専用ハードウェア（プロセッサ）
におけるＲＢＦコアのブロック図である。 図１に示すＲ
ＢＦコアは、加算器１１、ＬＵＴ（ルックアップテーブル）部１２、及び乗算器１３から構成され、上述した従来例と同様、上記式（１）を計算する。 ただし、上記式（１）を下式（３）のように変形してから計算する。
【００２７】
【数９】
【００２８】ここで、 ｕ K ＝ｘ K −ａ jK …（４） とする。 また、 ｖ jK ＝ｅｘｐ（−ｂ j ｕ K 2 ） …（５） ｈ j ＝ｖ j1 ×ｖ j2 ×…×ｖ jK …（６） とする。
【００２９】加算器１１は、上記式（４）を計算する。
ＬＵＴ部１２は、加算器１１から入力ｕ Kが与えられた時に、上記式（５）の右辺の値を返すテーブルからなる。 乗算器１３は、ＬＵＴ部１２から逐次入力されるｖ
jKを乗算していき、最終的に上記式（６）の値を求める。
【００３０】本実施の形態によるＲＢＦコアでは、ＬＵ
Ｔ部１２の容量を大幅に削減して１チップ内に実装できるようにしている。 上述したように従来では、
【００３１】
【数１０】
【００３２】を計算してからＬＵＴの入力としていたため、ＬＵＴの容量が大きくなっていた。
【００３３】そこで本実施の形態では、上記式（３）のように変形し、ｘ K −ａ jKをＬＵＴ部１２の入力とし、
ＬＵＴ部１２の出力を乗算器１３に入力して上記式（１）の動径基底関数の値を計算することにより、ＬＵ
Ｔの大きさを従来と比較して大幅に小さくしている。
【００３４】この場合、ＬＵＴへの入力ビット長Ｌ
2は、ｘ Kおよびａ jKのビット長をともにｍとすると、 Ｌ 2 ＝ｍ＋１ となる。
【００３５】上述したと同様に、ｍ＝１６とすると、Ｌ
2 ＝１７となる。 また、ＬＵＴの出力をＣ＝１６ビットとすると、ＬＵＴの容量Ｐは、Ｐ＝Ｃ×２ L2 ＝１６×２
17 ＝２ 2１ ＝２Ｍビットとなり、従来の１／２ 25になる。
【００３６】このようにＬＵＴの容量を大幅に削減することで、ＲＢＦコアを１チップに実装可能なレベルまで小型化することができる。 また、１システムに実装可能なＲＢＦコアの個数を増加させることが可能となるため、並列度を上げることができ、高速化が達成できる。
【００３７】なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【００３８】
【発明の効果】本発明のネットワーク用プロセッサによれば、動径基底関数を高速に演算するために不可欠なルックアップテーブルを小型化して１チップに実装可能な大きさにすることができ高速化を図れるとともに、ニューラルネットワークの高速化を実現することができる。
【図１】本発明の実施の形態に係るＲＢＦネットワーク専用ハードウェアにおけるＲＢＦコアのブロック図。
【図２】従来例に係るＲＢＦネットワークを示す図。
【図３】従来例に係るＲＢＦネットワーク専用ハードウェアにおけるＲＢＦコアのブロック図。
【図４】従来例に係るＲＢＦネットワーク専用ハードウェアにおいて、ＲＢＦコアの出力の線形結合を計算する回路の構成を示す図。
１１…加算部 １２…ＬＵＴ（ルックアップテーブル）部 １３…乗算器 ２１…入力層 ２２…中間層 ２３…出力層 ３１…入力演算部 ３２…ＬＵＴ（ルックアップテーブル）部 ４１…ＲＢＦコア ４２…乗算器 ４３…加算器
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