技术领域
[0001] 本
发明属于集成电路技术领域，涉及集成电路可制造性设计中静态随机存储电路(Static Random Access Memory，SRAM)良率分析方法，具体涉及一种基于贝叶斯模型的SRAM电路良率分析方法，本方法首先使用互信息(Mutual Information，MI)和序列二次规划(Sequential Quadratic Programming，SQP)方法，快速计算最佳平移矢量(Optimal Shift Vector，OSV)；然后建立低维和高维SRAM电路性能分布之间的贝叶斯模型；最后利用低维SRAM电路作为先验知识，可以极大地
加速高维SRAM电路性能分布的拟合，大幅减小高维SRAM电路仿真次数，获得符合
精度要求的高维SRAM电路的失效率。
背景技术
[0002]
现有技术公开了随着
半导体制造工艺尺寸的不断缩小，工艺扰动对SRAM电路的性能和可靠性的影响日益显著。为了减少芯片面积，SRAM单元通常采用最小工艺尺寸设计，这使得SRAM的性能极易受到工艺扰动的影响；同时，一个SRAM电路中包含有大量重复SRAM单-6元，为了保证整体SRAM电路的良率，每个SRAM单元的失效率必须极低(一般应低于10 )。
[0003] 一般地，蒙特卡洛(Monte Carlo，MC)方法是简单、有效的良率估计方法，但由于SRAM电路的失效率极低，属于极端事件仿真，直接采用MC方法往往需数千万次
采样才可能得到精确的失效率，而每一个采样点都要调用电路仿真工具，而针对大规模SRAM电路，电路仿真工具运行极为耗时。
[0004] 因此，如何快速准确地计算SRAM电路或SRAM单元的失效率，是本领域中一个极具挑战的难题；其中，难点主要在于两个方面：第一，高效地高维SRAM电路失效率分析，文献[4],[11]-[12]致
力于解决这一问题；第二，大规模电路的单次仿真运行时间很长；对于一个包含80个核心单元的SRAM阵列，单次电路仿真需要耗时两个小时，而实验表明，SRAM阵列电路仿真的时间复杂度大致为O(n3)，其中n是SRAM核心单元的数量，因此，随着电路规模的增大，仿真时间会急剧增加。
[0005] 针对SRAM良率估算，目前主要分析方法大致可分为三类：基于重要性采样的方法(Importance Sampling，IS)[1-6]、失效边界搜索方法(Boundary Searching)[8-9]和渐进式方法[10-12]。
[0006] 所述重要性采样方法通过平移原始分布来得到实际分布，这个平移矢量称为最佳平移矢量。相比原始分布，在实际分布上采样可使得大部分样本点落在失效边界附近，得到失效点的概率大幅提升，提升了采样效率。
[0007] 近期，重要性边界采样(Importance Boundary Sampling，IBS)[6]结合重要性采样和边界搜索法的优点，提出重要性边界采样方法，该方法为失效边界建立代理模型(surrogate model)，可大幅提高重要性采样的效率，但是在高维中，代理模型很难得到，因此该方法仍只适用于低维。多失效区域重要性采样(Multiple failure region Importance Sampling，MFRIS)文献[4]将重要性采样推广到高维和多失效区域，主要的思路是使用序列二次规划(Sequential Quadratic Programming，SQP)快速寻找OSV，然后在OSV附近进行采样。
[0008] 所述失效边界搜索方法尝试在参数空间中描述失效区域的边界，然后直接对失效区域积分计算失效率[8-9]。该方法的主要缺点在于高维空间的边界描述困难，因此这种方法通常要求工艺参数的维度不超过100[18]。
[0009] 所述渐进式方法通过将SRAM电路失效分解为一系列比较容易求解的子事件，来计算极端事件的失效率。子集仿真(Subset Simulation，SUS)[10]致力于分析大规模SRAM电路，通过将电路失效概率等效分解为一系列的条件概率的积来计算失效率，但是SUS依赖于
马尔科夫蒙特卡洛，需要大量的样本点才能达到比较高的精度。渐进概率近似(Asymptotic Probability Approximation，APA)[11]和渐进概率估计(Asymptotic Probability Estimation，APE)[12]尝试解决高维SRAM电路中，工艺参数存在相关性的问题，APE将高维SRAM电路失效率分析问题分解为一系列固定条件下的低维的核心单元级别的失效率问题，然而在这种分解下，电路仿真仍然是在高维下进行的，需要大量的运行时间。
[0010] 针对上述方法存在的不足，本
申请的
发明人拟提供一种基于贝叶斯模型的SRAM电路良率分析方法。本方法能加速高维SRAM电路性能分布的拟合，大幅减小高维SRAM电路仿真次数，获得符合精度要求的高维SRAM电路失效率。
[0011] 与本发明相关的现有技术有：
[0012] [1]Rouwaida Kanj,Rajiv Joshi,and Sani Nassif,“Mixture importance sampling and its application to the analysis of SRAM designs in the presence of rare failure events,”DAC,Jul.2006
[0013] [2]Lara Dolecek,Masood Qazi,Devavrat Shah,and Anantha Chandrakasan,“Breaking the simulation barrier:SRAM evaluation through norm minimization,”ICCAD,2008
[0014] [3]Qazi,Masood,Tikekar,Mehul,Dolecek,Lara,Shah,Devavrat,Chandrakasan,and Anantha,“Loop flattening&spherical sampling:highly efficient model reduction techniques for SRAM yield analysis,”DATE,2010,pp.801–806.[0015] [4]Mengshuo Wang,Changhao Yan,Xin Li,Dian Zhou,and Xuan Zeng“. High-Dimensional and Multiple-Failure-Region Importance Sampling for SRAM Yield Analysis,”IEEE Trans.on VLSI,vol.25,no.3,pp.806–819,2017.
[0016] [5]C.Dong and X.Li“, Efficient SRAM failure rate prediction via Gibbs sampling,”DAC,2011,pp.200–205.
[0017] [6]Jian Yao,Zuochang Ye,and Yan Wang,“Importance Boundary Sampling for SRAM Yield Analysis With Multiple Failure Regions,”IEEE Trans.on CAD,vol.31,no.12,pp.1831–1844,2011
[0018] [7]Solido Design Automation Inc.,“High-Sigma Monte Carlo for High Yield and Performance Memory Design”Solido White Paper,2011
[0019] [8]Zhenyu Wu,Changhao Yan,Xuan Zeng,and Sheng Guo Wang.“Rapid estimation of the probability of SRAM failure via adaptive multi-level sliding-window statistical method,”Integration the VLSI Journal,vol.50,pp.1–15,2015.
[0020] [9]Shweta Srivastava and Jaijeet Roychowdhury,“Rapid Estimation of the Probability of SRAM Failure due to MOS threshold Variations,”IEEE Custom Integrated Circuits Conference.229–232,2007
[0021] [10]S.Sun and X.Li,“Fast statistical analysis of rare circuit failure events via subset simulation in high-dimensional variation space,”ICCAD,Nov.2014
[0022] [11]H.Yu,Jun Tao,Changhai Liao,et al.,“Efficient Statistical Analysis for Correlated Rare Failure Events via Asymptotic Probability Approximation,”ICCAD,Nov.2016.
[0023] [12]Tao,Jun,Handi Yu,et al."Correlated Rare Failure Analysis via Asymptotic Probability Evaluation."DAC 2017:1-6.
[0024] [13]X.Li,Wangyang Zhang,Fa Wang et al.,“Efficient parametric yield estimation of analog/mixed-signal circuits via Bayesian model fusion,”ICCAD,pp.627-634,2012.
[0025] [14]D.Ormoneit and V.Tresp,“Averaging,maximum penalized likelihood and Bayesian estimation for improving Gaussian mixture probability density estimates,”IEEE Trans.Neural Netw.,vol.9,no.4,pp.639–650,Jul.1998.[0026] [15]S.Kucherenko and Y.Sytsko,“Application of deterministic lowdiscrepancy sequences in global optimization,”Comput.Optim.Appl.,vol.30,no.3,pp.297–318,2005.
[0027] [16]Ross,Brian C."Mutual Information between Discrete and Continuous Data Sets."Plos One 9.2(2014):e87357.
[0028] [17]J.M.Bernardo and A.F.M.Smith,Bayesian Theory.NewYork:Wiley,1994.[0029] [18]Fang Gong,Yiyu Shi,Hao Yu,and Lei He,Parametric yield estimation for SRAM cells:Concepts,algorithms and challenges.In Design Automation Conference,Knowledge Center Article,2010.
[0030] [19]Ross,Brian C."Mutual Information between Discrete and Continuous Data Sets."Plos One 9.2(2014):e87357.。
发明内容
[0031] 本发明的目的在于针对现有技术存在的不足，提供一种基于贝叶斯模型的SRAM电路良率分析方法。本方法是一种考虑工艺扰动下SRAM电路良率快速估算方法。本方法中，首先使用互信息和序列二次规划快速计算最佳平移矢量；然后，建立低维和高维SRAM电路性能分布之间的贝叶斯模型；最后，使用低维SRAM电路的先验知识，加速高维SRAM电路性能分布的拟合，大幅减小高维SRAM电路仿真次数，获得符合精度要求的高维SRAM电路失效率。
[0032] 具体的，本发明中，
[0033] 首先，为了快速搜索OSV，采用了互信息(Mutual Information，MI)[16]的方法对高维SRAM电路进行
降维，由于SRAM特殊的电路结构，其高维梯度向量通常是稀疏的，即性能对于大量扰动参数的变化并不明显，在降维之后的扰动参数空间中使用SQP方法搜索OSV，可大幅减少电路仿真次数；
[0034] 其次，为了提升
算法的通用性，采用高斯混合模型来拟合性能的概率
密度函数，同时为了保证后验分布的参数有解析解，使用了混合高斯的共轭先验分布作为先验分布；
[0035] 最后，为了减少高维SRAM电路仿真次数，基于SRAM电路的特殊结构，假设高维SRAM性能分布与低维SRAM性能分布具有相似性的特点，基于这样的先验知识，本发明使用较多低维SRAM电路的样本点计算共轭先验分布的超参数，然后使用
期望最大化算法计算高斯混合模型参数，可以大幅减少高维SRAM电路的仿真次数。
[0036] 本发明提出的考虑工艺扰动下SRAM电路良率快速估算方法的
流程图如图1所示，其中包括：
[0037] 输入参数：
[0038] 1.SRAM电路网表、电路仿真器SPICE；
[0039] 2.扰动工艺参数的概率密度分布函数；
[0040] 3.每个性能参数的失效
阈值specj,j＝1,…,p，其中p为关心性能参数的数量，并假设对第j个性能指标yj，如果仿真结果yj≤specj则认为电路失效；
[0041] 输出结果：
[0042] SRAM电路的失效率。
[0043] 更具体的，本发明的基于贝叶斯模型的SRAM电路良率分析方法包括步骤：
[0044] 步骤1：通过计算性能指标和工艺参数之间的互信息，压缩最佳平移矢量的搜索空间，然后使用序列二次规划方法，计算得到高维SRAM电路的最优平移矢量；
[0045] 步骤2：使用低维SRAM电路性能值计算共轭先验分布的超参数；
[0046] 步骤3：使用期望最大化算法计算高维SRAM电路性能分布的高斯混合模型参数；
[0047] 步骤4：根据高维SRAM电路性能分布的高斯混合模型参数，计算高维SRAM电路失效率。
[0048] 本发明的步骤1中，通过互信息和序列二次规划，计算高维SRAM电路的最佳平移矢量，包括分步骤：
[0049] 步骤1.1：在参数空间，采用8σ标准差的高斯分布在高维扰动参数空间中进行采样，其中σ为给定的扰动工艺参数的标准差，通常扰动工艺参数的概率密度分布函数一般为高斯分布N(0,σ)，采用N(0,8σ)高斯分布采样后，更容易获得高维SRAM电路的失效点；
[0050] 步骤1.2：通过电路仿真，得到这些样本点的性能值yj，j＝1,…,p。
[0051] 步骤1.3：使用k邻近算法(K-Nearest Neighbours)计算每一个工艺参数变量和性能的互信息；
[0052] 对于一个SRAM阵列，同一时刻通常仅有一个单元被选中，因此，并非所有的电路扰动参数都与电路性能紧密相关，本发明优选采用互信息的概念对电路扰动参数空间进行降维；
[0053] 互信息也称转移信息，是衡量两个变量之间的相互依赖性，互信息是非负数，当值为零时，表示两个变量互相独立，值越大，相互依赖越强，两个离散的随机变量X和Y的互信息定义为
[0054]
[0055] 其中，p(x,y)是联合分布，p(x)、p(y)是边界分布，
[0056] 然而，由于随机变量X和Y的联合分布p(x,y)是未知的，互信息并不能简单通过定义直接获得，本发明使用了较为成熟开源库scikit-learn中的k邻近算法计算互信息[19]；
[0057] 步骤1.4：选择互信息值最大的D’个变量，使这些变量的互信息之和占到全部互信息的95％以上；
[0058] 步骤1.5：在降维后的D’空间中，使用序列二次规划计算最佳平移矢量；
[0059] 本发明利用序列二次规划计算最佳平移矢量。计算最佳平移矢量可以等效为求解如下最优化问题：
[0060] min||v||
[0061] s.t.yj(v)≤specj,j＝1,2,...,p (2)
[0062] 其中||·||是向量的L2范数，yj(v)是通过电路仿真得到的第j个性能指标，yj是给定的第j个性能的失效阈值；
[0063] 通过求解上述最优化问题，得到最优解v*，即为高维SRAM电路的最佳平移矢量；
[0064] 本发明的步骤2中，使用低维SRAM电路性能值计算共轭先验分布的超参数，包括分步骤：
[0065] 步骤2.1：通过在高维SRAM电路中去掉大部分存储单元的方法，构建仅包含1个存储单元和1个灵敏
放大器的低维SRAM电路，利用N(μ＝OSVL,σ)高斯分布，在低维SRAM电路的参数空间进行采样，其中高斯分布均值μ＝OSVL，OSVL是在高维SRAM电路的最佳平移矢量v*中仅保留通过降维法降维后所剩维度的低维最佳平移矢量；σ为给定的扰动工艺参数的标准差；
[0066] 步骤2.2：通过电路仿真，得到这些采样样本点的性能值yj；
[0067] 步骤2.3：通过极大似然法和期望最大化算法拟合低维SRAM电路的性能分布参数；
[0068] 使用混合高斯模型来拟合SRAM电路的第j个性能指标yj的分布，即
[0069]
[0070] 其中， 并且κi>0，N(yj；μi,σi)是均值为μi，标准差为σi的高斯分布；
[0071] 高斯混合模型可以拟合大多数的连续分布，根据已有低维SRAM电路的采样数据{yjk；k＝1,2,…,m'}，可得到极大似然法的对数似然函数为
[0072]
[0073] 上式中的参数κi,L,μi,L,σi,L可以通过期望最大化算法计算得到，期望最大化算法包含两个步骤，期望步和最大化步；
[0074] 在期望步中，根据当前参数值，可以求得yjk属于不同高斯分布N(yj；μi,L,σi,L)的后验概率
[0075]
[0076] 在最大化步，更新参数值，
[0077]
[0078]
[0079]
[0080] 重复上述期望步和最大化步，直到参数收敛，得到分布参数κi,L,μi,L,σi,L,i＝1..n；
[0081] 步骤2.4：选取合适的先验分布，即选取混合高斯分布作为似然函数，选取混合高斯分布的共轭先验作为先验分布；
[0082] 一个SRAM阵列通常由若干个SRAM存储单元(bit Cell)组成，如图2所示，例如，要读取CELL<1>需要对位线进行预充电，对字线进行充电，然后CELL<1>即被选中，通过M3和M6与位线连接，如果在一定时延内，位线之间的
电压差始终小于
相位放大器的输入阈值，则读取失败；
[0083] 对于如图2包含N个单元的SRAM阵列，本发明尝试寻找不同单元数量SRAM阵列中关于性能的先验知识；
[0084] 图3显示了最佳平移矢量和TT
角下的性能随着单元数量的增加，比较平滑地变化，也即，OSV处的电路性能可看做是一个随着单元数量平滑变化的函数，这表明可使用低维(少量bit cell单元)的SRAM阵列的性能值，推断出关于高维(大量bit cell单元)SRAM阵列的信息；
[0085] 如果直接对电路性能进行建模，电路模型就需要包含所有的工艺参数，对于一个大规模电路来说，在高维参数空间中建模是难以实现的，相对而言，一维的性能分布是高维的参数空间通过电路仿真得到的映射，对电路性能分布进行建模可以大幅降低建模的难度；
[0086] 假设高维SRAM电路的性能分布类似但不完全等同于低维SRAM电路性能分布，这样，通过少量的高维SRAM电路的样本点，结合已有的低维SRAM电路的先验知识，就可以得到精确的高维SRAM电路的性能分布模型；
[0087] 贝叶斯理论中，如果一个随机变量θ的后验概率和先验概率p(θ)属于同一个分布族，那么p(x；θ)和p(θ)即为共轭分布，同时，也可以称p(θ)为似然函数p(x；θ)的共轭先验；
[0088] 混合高斯分布的共轭先验分布为
[0089]
[0090] 其中，D(κ；γ)是狄利克雷分布(Dirichlet Distribution)，N(μi；νi,ηi-1σi)是高斯分布(Gaussian Distribution)，W(σi-1；αi,βi)是威沙特分布(Wishart Distribution)；
[0091] 步骤2.5：利用低维SRAM电路的样本点，采用极大似然法计算高维SRAM电路性能分布的超参数；
[0092] 如果有低维SRAM电路上的样本点集合{yjk；k＝1,2,…,m’}，使用yj(i)标记混合高斯采用中从第i个高斯分布采样得到的子集，超参数可以通过极大似然法进行计算，即：
[0093]
[0094]
[0095] γi＝mi+1,
[0096] ηi＝mi,
[0097]
[0098] i＝1,2,...,n
[0099] (10)
[0100] 其中，mi＝|yj(i)|是yj(i)集合中样本点的个数，var和mean分别是方差和均值；
[0101] 然而，由于高维的SRAM电路仿真耗费时间很长，通常不能直接获取足够多高维SRAM电路性能的样本值，若假设低维和高维SRAM性能分布相似，可通过足够多的低维样本点计算超参数值，然后适当
修改这些超参数使其适合于高维SRAM电路，即高维SRAM电路性能分布的超参数为
[0102]
[0103]
[0104] γi＝mi+1
[0105] ηi＝mi,
[0106] νi＝μi,L+yj,H(OSVH)-yj,L(OSVL)
[0107] i＝1,...,n, (11)
[0108] 其中mi＝κi,Lm’，yj,H(·)和yj,L(·)分别表示高维SRAM电路和低维SRAM电路的性能，OSVH是在高维SRAM电路中计算得到的OSV，即v*，OSVL是在高维OSVH中仅保留通过降维法降维后剩余维度的OSV，κi,L,μi,L,σi,L是步骤2.3中计算得到的低维SRAM电路的性能分布参数；
[0109] 本发明的步骤3中，通过期望最大化方法计算高维SRAM电路性能分布的高斯混合模型参数；
[0110] 本发明使用最大后验来计算参数，对数最大化后验为
[0111]
[0112] 其中m是高维样本点的个数，
[0113] 由于选取了合适的共轭先验分布，因此仍然可以使用期望最大化算法计算参数，[0114] 期望步为：
[0115]
[0116] 最大化步为：
[0117]
[0118]
[0119]
[0120] 同样，不断循环期望步和最大化步，直到参数收敛，得到高维SRAM电路的性能分布参数κi,H,μi,H,σi,H,i＝1..n；
[0121] 本发明的步骤4中，通过回归
超平面近似高维SRAM电路的失效边界，并通过解析公式实现高维SRAM电路失效率计算，
[0122] 在使用最大后验计算得到高维SRAM电路的混合高斯分布参数后，可得到高维SRAM电路在最佳平移矢量点的性能分布，但并不能由此直接得到原点处的性能分布，图4显示了这两种分布的区别，在已知最佳平移矢量附近的性能
累积分布函数和失效阈值，可以直接计算出“失效率”，但此时的“失效率”等同于图4中的紫色区域，即以最佳平移矢量为均值的高斯分布为权重的积分，而真实的失效率应当以原点为均值的高斯分布作为权重；
[0123] 本发明中，采用一个回归超平面来近似高维中的失效边界，该超平面垂直于最佳平移矢量，当以最佳平移矢量为均值的高斯分布进行积分时，不论以超平面近似得到的失效区域(图中粉色区域)作为积分区域还是实际失效区域作为积分区域，得到的积分值需一致，因此，超平面的偏置为
[0124]
[0125]
[0126] 其中， 是以最佳平移矢量为均值的高斯分布即N(v*,1)的失效率，normcdf是标准高斯分布的累积分布函数，norminv是标准高斯分布累积分布函数的逆函数；
[0127] 得到回归超平面之后，最终高维SRAM电路的失效率可采用如下解析公式得到[0128] Pfail＝1-normcdf(||OSV||+offset) (17)。
[0129]
[0130] 本发明的优势在于：(1)本发明直接对电路性能分布进行建模，电路性能分布是在原始高维参数空间通过电路仿真得到的一维映射，显著降低了建模的复杂度，避免在高维参数空间中对电路性能直接建模的困难；(2)本发明提出通过低维SRAM仿真，利用贝叶斯模型减少高维SRAM仿真次数，可极大减少高维SRAM电路良率分析的运行时间；(3)随着高维SRAM电路参数空间的维度增加，本发明的算法在高维SRAM电路上的采样数量几乎为常数，可极大地加快大规模SRAM电路的良率分析。
[0131] 本发明的优点在于：
[0132] 1.本发明应用了信息学中互信息的方法，对高维SRAM电路中对扰动工艺参数空间进行降维，实现了最佳平移矢量的快速计算；
[0133] 2.本发明基于贝叶斯模型，通过借助低维SRAM电路中的先验知识，快速建立高维SRAM电路的混合高斯模型，从而显著减少高维SRAM电路仿真次数，减少程序运行时间。
[0134] 3.本发明所需的高维SRAM电路仿真次数大致为常数，不随维度上升明显上升，这使得该方法适用于大规模SRAM电路的良率分析。
附图说明
[0135] 图1本发明方法流程图。
[0136] 图2由若干个SRAM单元和一个相位放大器组成的SRAM阵列。
[0137] 图3性能和存储单元数量之间的关系曲线。
[0138] 图4OSV和失效区域的二维示意图。
[0139] 图5仿真次数随SRAM阵列中单元个数的变化曲线。
具体实施方式
[0140] 现在通过具体实例的实施过程，来描述本发明方法。
[0141] 为了验证本发明方法的精度和效率，本申请中通过SRAM阵列的读操作失效和写操作失效两个测试
用例进行验证，所有的测试用例均使用28nm CMOS工艺库，采用HSPICE工具进行电路仿真，尽管SUS可以处理高维情况，但通常需要106以上的样本点，对于大规模电路的仿真来说，是难以承受的；失效率的准确值通过最直接的MNIS方法在足够多样本点
基础上得到，其最佳平移矢量通过MFRIS方法计算得到，最小范数重要性采样(Min-Norm Importance Sampling，MNIS)是较早的重要性采样的方法，将原始采样分布挪到二范数最小的失效点进行采样，因此，本申请的实验中，共对比了三种方法，MNIS、MFRIS和本发明，由于所有的失效率计算方法都带有随机性，本发明中所有参与对比的算法均运行了10次取平均值和标准差。
[0142] 实施算例1
[0143] 如图2所示，读操作首先需要对位线和字先分别进行预充电，CELL<1>被选中，通过M3和M6与位线连接，如果在一定时延内，位线之间的电压差始终小于相位放大器的输入阈值，则读取失败；为了使漏
电流的影响最大，在CELL<1>中存储0，其余单元中存储1[4]。
[0144] 表1 32个bit Cell的SRAM阵列读失效结果比较
[0145]
[0146] 表1对比了MNIS、MFRIS和本发明计算32bit SRAM阵列失效率的结果，以SRAM单元和相位放大器的晶体管的阈值电压Vth作为工艺参数，对于6管存储单元(bit cell)，32个存储单元共有32×6个随机变量，另外敏感放大器有5个随机变量，因此共有197(32×6+5)个随机变量。
[0147] MFRIS可以比较准确地计算高维SRAM的失效率，一共调用了1327次高维SRAM电路仿真，在单核CPU上需耗时87.1小时。本发明需要在1bit SRAM阵列(1×6+5＝11D)和32bit SRAM阵列(197D)上进行电路仿真，其中，确定共轭先验分布的超参数需要额外的1000次低维SRAM电路仿真，运行时间为732秒，相比于高维SRAM电路仿真，时间可忽略不计；降维和OSV搜索需要121次高维SRAM电路仿真；MAP参数计算需要100次高维SRAM电路仿真，合计共需要221次高维SRAM电路仿真；如表1所示，在大致相当的精度下，本发明相比于目前最好的MFRIS方法，加速比约为5.9倍。
[0148] 实验进一步在更高维的SRAM阵列中验证了本发明，在80个bit Cell的SRAM阵列上进行了验证，含有80个bit Cell的SRAM阵列的随机变量维度为485(80×6+5)维，如表2所示，在大致相当的精度下，本发明相比于目前最好的MFRIS方法，加速比约为7.7倍。
[0149] 表2 80个bit Cell的SRAM阵列读失效结果比较
[0150]
[0151] 实施算例2
[0152] 如图2所示，CELL<1>初始值为1，尝试写入0。首先需要设置位线电压，即BL为低电平， 为高电平，然后设置字线WL为高电平。以CELL<1>的写电压Vwrite作为性能，如果一段时间内，Vwrite大于阈值，则电路失效。
[0153] 如表3所示，相比于MFRIS方法，本发明的加速比为6.9倍.虽然失效率的精度略有下降，但本发明获得7.35％精度满足绝大部分实际工程应用的需要。
[0154] 表3 80bit SRAM阵列写失效结果比较
[0155]
[0156] 实施算例3
[0157] 本算例进一步验证了本发明方法需要高维SRAM电路的仿真次数与SRAM阵列中bit Cell单元个数之间的关系，从仅有1bit Cell的SRAM阵列逐渐增加到含有80个bit Cell的SRAM阵列。
[0158] 图4显示了高维SRAM电路仿真次数随SRAM阵列中单元个数的变化情况；结果表明，MFRIS的仿真次数与维度大致呈线性关系，而本发明仿真次数几乎为常数；由于真实SRAM芯片中包含的bit Cell单元数极多，因此本发明对高维SRAM电路失效率计算具有明显优势。
