3족 질화물 반도체 발광소자 및 그 제조방법{GROUP Ⅲ NITRIDE SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR MANUFACTURING SAME}

본 발명은, 3족 질화물 반도체 발광소자 및 그 제조방법에 관한 것이다.

최근, 3족 질화물 반도체로 이루어지는 발광 다이오드(이하, LED라 한다) 및 레이저 다이오드(이하 LD라 한다)가 알려져 있다.

도1에 나타낸 3족 질화물 반도체 재료를 사용한 LD소자(1)에 있어서는, 사파이어로 이루어지는 기판(2)상에, AlN으로 이루어지는 버퍼층(3), n형 GaN으로 이루어지는 n형 콘택트층(4), n형 AlGaN으로 이루어지는 n형 클래드층(5), n형 GaN으로 이루어지는 n형 가이드층(6), InGaN을 주성분으로 하는 활성층(7), p형 GaN으로 이루어지는 p형 가이드층(8), p형 AlGaN으로 이루어지는 p형 가이드층(9), 및 p형 GaN으로 이루어지는 p형 콘택트층(10)이 순차적으로 적층되어 있다. p형 콘택트층(10)에는, 두께 방향으로 돌출하여 볼록형으로 되어 있는 리지(11)가 제공되어 있다. 리지(11)의 상부의 평탄부를 제외하고 절연막(12)이 성막되어 있고, 리지(11)를 피복하도록 p형 전극(13)이 제공되어 있다. 또한, n형 콘택트층(4)상에는, n형 전극(14)이 제공되어 있다.

p형 전극(13) 및 n형 전극(14) 사이에 순방향으로 바이어스 전압을 인가한 경우, p형 전극(13) 및 n형 전극(14)으로부터 정공 및 전자가 각각 LD소자(1)에 캐리어로서 주입되고, 정공 및 전자가 활성층(7)에서 재결합하여 발광한다.

상기 구조의 LD소자(1)는, 활성층을 그 양측으로부터 가이드층으로 협지하고, 또한, 그 외측으로부터 클래드층으로 협지함으로써, 가이드층에 의해 활성층에 캐리어를 폐입하고, 클래드층에 의해 가이드층과 활성층에 광을 폐입하도록 되어 있으며, SCH(Separate Confinement Heterostructure)구조로 알려져 있다.

상기와 같은 SCH구조의 3족 질화물계 반도체 레이저 소자는, 클래드층의 막두께를 증가시키거나 AlN 몰분율을 증가시킴으로써, 광 폐입 계수를 향상시킬 수 있다.

그런데, AlGaN으로 이루어지는 n형 클래드층(5)의 막두께를 두껍게 하거나 AlN 몰 분율을 증가시키면, AlGaN의 격자상수가 GaN의 격자상수보다도 작은 것에 기인하여, n형 클래드층(5)의 내부에는 인장 응력이 발생하여, 크랙이 쉽게 형성된다고 알려져 있다(예를 들면, 특개평 11-74621호 공보 참조). 이 n형 클래드층(5)에 크랙이 발생하는 n형 클래드층(5)의 막두께는, 크랙 발생 임계 막두께 또는 단순히 임계 막두께로 호칭되고 있다. 어떤 n형 클래드층(5)의 크랙은, LD소자의 발광 특성의 열화의 원인으로 된다.

그래서, n형 클래드층에 크랙이 발생하는 것을 방지하는 수단으로서, n형 콘택트층과 n형 클래드층 사이에 n형 클래드층에 생기는 인장 응력을 완화하기 위한 크랙 방지층(도시하지 않음)을 제공하는 것이 제안되어 있다. 상기 크랙 방지층은, 두께 100Å에서 0.5㎛의 InGaN으로 이루어진다(예컨대, 특개평 9-148247호 공보 참 조).

크랙 발생을 저감하기 위해 GaN층과 AlGaN층 사이에 InGaN층을 제공하는 종래예에 있어서는, InGaN 결정의 성장 온도(약 700에서 800℃)가 GaN 및 AlGaN의 성장 온도(약 1000℃에서 1100℃)에 비해 낮기 때문에, 크랙 방지층의 작성 전후로 기판 온도를 승강시켜야 한다. 또한, InGaN의 결정성장속도가, GaN의 결정성장속도에 비해 늦다. 그 결과, 소자의 제조에 시간을 요한다.

또한, 결정성장반응에 사용하는 암모니아 등의 질소 재료의 필요량은, GaN에 비해 InGaN 쪽이 많아, 제조 코스트가 높아진다.

또한, InGaN은, GaN 및 AlGaN에 비해 높은 굴절율을 갖기 때문에, n형 클래드층의 베이스로서 InGaN층을 사용할 경우에는, 클래드층에서 완전하게 폐입되지 않은 광이 쉽게 누출된다. 또한, 클래드 방지층의 In 조성이 발광층의 In 조성과 동등하거나 그보다 높을 경우에는, 상기 클래드 방지층이 광흡수층으로서 작용해 버리고, 도파손실이 발생하여 문턱치 전류값 상승의 한 원인으로 된다.

본 발명이 해결하고자 하는 과제에는, 상기 문제를 일례로 들 수 있다.

청구항 1에 기재된 3족 질화물 반도체 발광소자는, n형 GaN으로 이루어지는 n형 콘택트층, n형 Al _x Ga _1-xy In _y N(0<x<1, 0≤y<1, 0<x+y<1)로 이루어지는 n형 클래드층, 활성층, p형 클래드층, 및 p형 콘택트층을 포함하는 3족 질화물 반도체 발광소자로서, 상기 n형 콘택트층과 상기 n형 클래드층 사이에 n형 GaN으로 이루어지는 크랙 방지층을 갖고, 상기 크랙 방지층의 도펀트 농도가, 상기 n형 콘택트층의 도펀트 농도보다도 낮은 것을 특징으로 한다.

청구항 7에 기재된 3족 질화물 반도체 발광소자의 제조방법은, 3족 질화물 반도체를 기판상에 순차적으로 적층하여 얻어지는 다층구조의 반도체 발광소자의 제조방법으로서, n형 GaN으로 이루어지는 n형 콘택트층을 성막하는 n형 콘택트층 형성공정과, 상기 n형 콘택트층의 도펀트 농도보다도 낮은 도펀트 농도를 갖는 n형 GaN으로 이루어지는 크랙 방지층을 성막하는 크랙 방지층 형성공정을 포함하는 것을 특징으로 한다.

도1은, 종래의 LD소자의 단면도이다.

도2는, 본 발명에 의한 LD소자의 단면도이다.

도3은, 도펀트 농도가 4×10 ¹⁸ cm ^-3 인 GaN층상에 제공된 n형 클래드층의 표면의 사진이다.

도4는, 도펀트 농도가 2×10 ¹⁸ cm ^-3 인 GaN층상에 제공된 n형 클래드층의 표면의 사진이다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 즉, 도면 중의 유사한 부분에 대해서는 동일한 부호가 부기되어 있다.

도2에 나타낸 바와 같이, 본 발명에 의한 LD소자(1A)는, 사파이어로 이루어 지는 기판(2)상에 제공된 AlN으로 이루어지는 버퍼층(3)을 포함한다. 버퍼층은, 약 50nm의 두께를 갖는다.

버퍼층(3)의 위에는, n형 GaN으로 이루어지는 n형 콘택트층(4A)이 제공되어 있다. n형 콘택트층(4A)은, 도펀트로서 Si를 포함하고, Si원자 농도는, 1×10 ¹⁹ cm ^-3 이다. 또한, 도펀트 농도는 4×10 ¹⁸ cm ^-3 내지 2×10 ¹⁹ cm ^-3 의 범위인 것이 바람직하다. 왜냐하면, 소자의 전체 직렬 저항을 저감할 수 있기 때문이다.

n형 콘택트층(4A)상에는, n형 전극(14)이 형성되고, 또한 n형 전극(14)으로부터 이간된 위치에 n형 GaN으로 이루어지는 크랙 방지층(15)이 형성되어 있다. 크랙 방지층(15)은, 1×10 ¹⁷ cm ^-3 의 농도의 Si 도펀트를 포함하고, 2㎛의 두께를 갖는다. 또한, 크랙 방지층(15)에 포함되는 Si도펀트의 농도는, n형 콘택트층(4A)보다도 낮고, 4×10 ¹⁸ cm ^-3 미만의 범위에 있는 것이 바람직하다. 또한, 5×10 ¹⁶ cm ^-3 내지 5×10 ¹⁷ cm ^-3 의 범위에 도펀트 농도가 존재하는 것이 보다 바람직하다.

크랙 방지층(15)의 도펀트 농도가 n형 콘택트층(4A)에 비해 낮음으로써 크랙 방지층(15)이 고저항으로 되고, LD소자의 구동 전압 증가의 한 원인이 되는 것으로 생각된다. 따라서, 도펀트 농도가 낮아지면, 캐리어의 이동도가 높아지기 때문에, 저항률의 상승은 억제된다. 또한, 전류의 경로가, 크랙 방지층(15)의 두께 방향이기 때문에, 크랙 방지층(15) 내의 전류 경로 길이는, 크랙 방지층(15)의 막두께 그 자체이다. 즉, 크랙 방지층(15)의 막두께가, 수 ㎛ 정도인 것에 대해, LD소자(1A) 전체의 전류 경로 길이가 100㎛ 오더이기 때문에, LD소자(1A) 전체의 저항치에 대한 크랙 방지층(15)의 저항값의 비율이 작다. 따라서, 도펀트 농도가 낮은 n형 GaN으로 이루어지는 크랙 방지층(15)을 LD소자에 제공해도, 소자 전체의 저항에 대한 영향은 작다.

크랙 방지층(15)의 위에 n형 Al _0.08 Ga _0.92 N으로 이루어지는 n형 클래드층(5A)이 형성되어 있다. n형 클래드층(5A)은, 막두께가 1.2㎛, Si 도펀트 농도가 2×10 ¹⁸ cm ^-3 이다.

n형 클래드층(5A) 바로 아래에, Si 도펀트 농도가 낮은 n형 GaN으로 이루어지는 크랙 방지층(15)을 제공함으로써, n형 클래드층(5A)의 임계 막두께가 크게 되었다. 이는, Al _0.08 Ga _0.92 N으로 이루어지고, 또한 0.5㎛의 막두께를 갖는 n형 클래드층을, Si 도펀트 농도가 상이한 n형 GaN층상에 형성한 경우에 있어서의 크랙 발생 상황을 나타낸 도3 및 도4로부터도 알 수 있다. 즉, n형 GaN층의 Si 도펀트 농도가 낮은 쪽(도4)이, 크랙의 발생 밀도는 작다. 도펀트 농도를 낮게 함으로써, GaN 결정에 있어서의 불순물 첨가에 의한 경화 현상이 현출되기 어려워지고, n형 GaN층의 변형이 가능해짐으로써, n형 클래드층 내의 인장 응력이 감소하기 때문인 것으로 생각된다.

n형 클래드층(5A)의 임계 막두께에 대해서는, 클래드 방지층(15)의 도펀트 농도 외에, 1)n형 클래드층(5A)의 AlN 몰분율, 및 2)n형 클래드층(5A)의 도펀트 농도에도 의존한다. 이 2개의 파라미터의 각각의 값이 크게 되면, 임계 막두께가 작 게 되어 크랙이 쉽게 발생한다. 그러나, 크랙 방지층(15)을 제공함으로써, 각 파라미터 값을 크게 할 수 있었다. 1)의 AlN 몰분율을 크게 함으로써, LD소자(1A) 내에서 발생한 광을 유효하게 폐입할 수 있었다. 2)의 도펀트 농도를 크게 함으로써, n형 클래드층의 저항률이 감소하여 소자의 직렬 저항이 작게 되고, 구동 전압이 저하되었다.

또한, n형 클래드층(5A)은, Al _x Ga _1-xy In _y N(0<x<1, 0≤y<1, 0<x+y<1)으로 형성될 수 있다.

n형 클래드층(5A)상에 순차적으로, 0.05㎛의 막두께를 갖는 n형 GaN으로 이루어지는 n형 가이드층(6)과, 활성층(7)이 제공되어 있다. 활성층(7)은, n형 가이드층(6) 측으로부터 순차적으로, Si 도펀트를 포함하는 InGaN으로 이루어지는 배리어층(도시하지 않음)과 Si 도펀트를 포함하지 않고, 또한 배리어층보다도 In 농도가 높은 InGaN으로 이루어지는 웰층(도시하지 않음)을 교대로 소정의 웰 수까지 적층하고, 최후에 배리어층이 적층되어, 다중 양자 우물(이하 MQW로 칭한다) 활성층이 형성되어 있다.

활성층(7)상에는, 도1에 나타낸 LD소자(1)와 같이, p형 GaN으로 이루어지는 p형 가이드층(8), p형 AlGaN으로 이루어지는 p형 클래드층(9), p형 GaN으로 이루어지는 p형 콘택트층(10), p형 전극(13)이 순차적으로 형성되어 있다. 또한, 활성층(7)과 p형 가이드층(8) 사이에 p형 AlGaN으로 이루어지는 전자 배리어층(도시하지 않음)을 삽입해도 된다.

다음, 상기 LD소자의 제조방법에 대해 설명한다.

사파이어로 이루어지는 웨이퍼를 기판으로 하여 MOCVD(유기 금속 기상성장법) 장치의 반응로에 장전하고, 1050℃의 온도에 있어서 300Torr의 압력의 수소류 중에 10분간 유지하여, 기판 표면을 클리닝한다. 기판의 온도가 400℃로 될 때까지 냉각하고, 질소 원료인 암모니아(이하, NH ₃ 라고 칭한다)와 Al원료인 트리 메틸 알루미늄(이하, TMA라고 칭한다)을 반응로에 도입하여, 버퍼층을 적층시킨다.

버퍼층을 형성한 후, TMA의 공급을 중지시켜 NH ₃ 만을 공급한 상태로, 기판을 1050℃로 승온하고, 트리 메틸 갈륨(이하, TMG라 한다)을 반응로 내에 도입하여, n형 GaN으로 이루어지는 n형 콘택트층을 성장시키는 n형 콘택트층 형성공정을 행한다. 상기 n형 콘택트층 형성 공정에 있어서, Si의 원료로서 메틸 시란(이하, Me-SiH ₃ 라고 한다)을 성장 분위기 가스에 첨가한다. Me-SiH ₃ 의 첨가량은, 막 내의 Si 원자 밀도가 1×10 ¹⁹ cm ^-3 으로 되도록 조정한다.

n형 콘택트층을 10㎛의 두께까지 성장시킨 후, Me-SiH ₃ 의 유량을 줄이고, Si의 원자 농도가 1×10 ¹⁷ cm ^-3 인 크랙 방지층을 형성하는 크랙 방지층 형성 공정을 행한다. 크랙 방지층 형성 공정은, n형 콘택트층 형성 공정에 있어서 사용한 재료 중, 도펀트 재료인 Me-SiH ₃ 의 유량을 줄이는 것뿐이고, 반응로로 새롭게 별도의 재료를 공급하는 것 및 반응로의 온도를 승강하는 것은 불필요하다. 즉, n형 콘택트층과 크랙 방지층의 재료를 동일하게 함으로써, 제조에 필요한 재료 및 시간 코스트 가 저감될 수 있다.

반응로 내에 TMA를 도입하여 n형 Al _0.08 Ga _0.92 N으로 이루어지는 n형 클래드층의 성막을 행한다. Me-SiH ₃ 의 반응로 내로의 유입량은, n형 클래드층 내의 Si 원자 농도가 2×10 ¹⁸ cm ^-3 으로 되도록 조정한다. AlGaN 결정의 결정성장온도는, GaN과 거의 동일하기 때문에, 반응로의 온도의 승강이 불필요하다.

TMA의 공급을 정지하고, n형 GaN으로 이루어지는 n형 가이드층을 0.05㎛의 두께로 성장시킨다. n형 GaN 가이드층의 성장이 완료한 때에, TMG 및 Me-SiH ₃ 의 공급을 정지하여 강온시켜, 기판 온도를 770℃로 한다.

기판 온도가 770℃로 된 후, 원료 수송 가스인 캐리어 가스를 수소에서 질소로 절환하고, TMG, 트리 메틸 인듐(이하, TMI라 한다) 및 Me-SiH ₃ 를 도입하여 배리어층을 적층시킨다. 다음, Me-SiH ₃ 의 공급을 정지시키는 동시에 TMI의 유량을 증가시키고, 배리어층보다 In 조성이 높은 웰층을 적층시킨다. 배리어층과 웰층의 성장은, MQW의 설계 반복 수에 맞춰 반복한다. 최후의 웰층상에 배리어층을 성장시켜 MQW 활성층을 형성한다.

TMI 및 Me-SiH ₃ 의 공급을 정지하고, 대신에 TMA와 Mg 원료인 에틸시클로펜타디에닐마그네슘(이하, EtCp2Mg라고 칭한다)을 도입하고, Mg도핑 AlGaN으로 이루어지는 전자 배리어층을 성장시킨다. 전자 배리어층의 막두께가 200Å에 도달하면, TMG, TMA 및 EtCp2Mg의 공급을 정지하고, 다시 캐리어 가스를 질소에서 수소로 변 경하여 승온을 개시한다.

기판 온도가 1050℃에 도달한 후, TMG와 EtCp2Mg를 도입하고, Mg도핑 GaN으로 이루어지는 p형 가이드층을 성장시킨다. p형 가이드층의 두계가 0.05㎛로 되면, TMA를 도입하고, Mg도핑 Al _0.08 Ga _0.92 N으로 이루어지는 p형 클래드층을 적층시킨다.

p형 클래드층의 두께를 0.5㎛까지 성장시킨 후, TMA의 공급을 정지하여 Mg도핑 GaN으로 이루어지는 p형 콘택트층을 성장시킨다. p형 콘택트층의 두께가 0.1㎛로 되면, TMG와 EtCp2Mg의 공급을 정지하고, 강온을 개시한다. 기판 온도가 400℃ 이하로 되면, NH ₃ 의 공급을 정지한다. 기판 온도가 실온으로 된 후, LD구조가 적층된 웨이퍼를 반응로로부터 취출한다.

그 후, 통상의 포토리소그래피 프로세스와 드라이 에칭에 의해, p형 콘택트층에 리지를 형성하고, 리지의 상부의 평탄부를 제외하고 절연막을 형성하며, 또한, p형 전극을 형성한다. 마찬가지로, 부분적으로 에칭을 행하여, n형 콘택트층을 노출시켜 n형 전극을 형성한다. 웨이퍼를 소자로 분할하여 LD소자가 얻어진다.

또한, 기판 재료로서 사파이어를 사용했지만, 이에 한정되는 것은 아니고, SiC기판, GaN 벌크 기판, Si기판 및 사파이어 등의 기판상에 미리 GaN을 성장시킨 기판이 사용될 수 있다.

상기 공정으로 제조된 LD소자의 특성에 대해 측정을 행했다. 측정에는, 리지 폭 2㎛, 공진기 길이 0.6mm의 LD소자를 사용했다. 또한, 종래예로서 사용되는 발광소자는, 도1에 나타낸 바와 같이 LD소자(1)와 동일하고, n형 콘택트층(4)의 Si농도 가 2×10 ¹⁸ cm ^-3 , n형 클래드층(5)의 두께가 0.8㎛ 였다.

본 발명에 의한 발광소자는, 파장 405nm, 문턱 전류값 40mA에서 발진했다. 또한, 출력 5mW 시의 구동 전압은 5.4V였다. 이에 대해, 종래의 발광소자는 발진 파장 406nm, 문턱 전류 45mA, 출력 5mW 시의 전압은 6.2V였다. 도펀트 농도가 높은 n형 콘택트층과, 상기 n형 콘택트층보다도 낮은 도펀트 농도의 크랙 방지층을 LD소자 내에 제공함으로써, n형 클래드층에 크랙을 발생시키지 않고 LD소자의 직렬 저항을 저감할 수 있었다.

상기 LD소자로부터 출사되는 레이저광의 원시야상(FFP:Far Field Pattern)에 대해 측정한 바에 따르면, 종래의 LD소자에서는 메인 피크의 양측의 부분에 광의 누설에 기인하는 사이드 피크가 관찰되는 것에 대해, 본 발명에 의한 LD소자는 가우스 분포를 보였다. 이는, 크랙 방지층을 제공함으로써, 크랙 발생의 임계 조건이 완화되어 n형 클래드층의 막두께를 종래의 소자보다도 두껍게 형성할 수 있었기 때문에, 광폐입 효과가 개선되어, FFP가 양호하게 된 것으로 생각된다.

또한, 상기 실시예에 있어서, n형 도펀트로서 Si를 사용하고 있다. 그러나, 이에 한정되는 것은 아니고, Ge도 사용가능하다.

또한, LD소자만에 대해 기재했지만, 본 발명은 이에 한정되는 것은 아니고, LED에도 적용할 수 있다. 특히, 발광 파장이 360nm 이하의 단파장 LED의 경우는, GaN층이 흡수층으로서 작용하기 때문에, 활성층의 아래에는, 고 Al 조성의 AlGaN 클래드층 또는 브래그 반상기 구조 등이 필요해지기 때문에, n형 콘택트층과의 사 이에 저도펀트 농도의 크랙 방지층을 삽입하는 것은, 매우 유효하다.

n형 GaN으로 이루어지는 n형 콘택트층, n형 Al _x Ga _1-xy In _y N(0<x<1, 0≤y<1, 0<x+y<1)으로 이루어지는 n형 클래드층, 활성층, p형 클래드층, 및 p형 콘택트층을 포함하는 3족 질화물 반도체 발광소자에 있어서, 상기 n형 콘택트층과 상기 n형 클래드층 사이에 n형 GaN으로 이루어지는 크랙 방지층을 갖고, 상기 크랙 방지층의 도펀트 농도가, 상기 n형 콘택트층의 도펀트 농도보다도 낮은 것을 특징으로 하는 발광소자에 따르면, 도펀트 농도가 낮은 크랙 방지층을 제공함으로써, 크랙을 발생시키지 않고 n형 클래드층의 두께를 두껍게 하거나 AlN 몰분율을 증가시키는 것이 가능하기 때문에, 소자의 발광 효율이 개선된다. 또한, n형 콘택트층의 도펀트 농도를 높게 할 수 있기 때문에, 소자의 직렬 저항을 저하시킬 수 있다.

3족 질화물 반도체를 기판상에 순차적층하여 얻어지는 다층 구조의 반도체 발광소자의 제조 방법에 있어서, n형 GaN으로 이루어지는 n형 콘택트층을 성막하는 n형 콘택트층 형성 공정과, 상기 n형 콘택트층의 도펀트 농도보다도 낮은 도펀트 농도를 갖는 n형 GaN으로 이루어지는 크랙 방지층을 성막하는 크랙 방지층 형성 공정을 포함하는 것을 특징으로 하는 반도체 발광소자 제조 방법에 따르면, n형 콘택트층 및 크랙 방지층의 쌍방이 동일한 재료로 형성될 수 있기 때문에, 소자의 제조에 필요한 재료 및 시간 코스트를 삭감할 수 있다.