技术领域
[0001] 本
发明涉及
半导体器件制造的制程设计领域，特别是一种改善铝焊盘结晶缺陷的方法。
背景技术
[0002] 在半导体
制造过程中，FAB多个工艺平台，如65纳米NOR闪存工艺、55HV(55纳米高压工艺)、55LP(55纳米低功耗工艺)、55ULP(55纳米超低功耗工艺)等产品在正常流片完成，放置不同时间后，铝焊盘(Pad)上会出现结晶状缺陷，通过从光学
显微镜、SEM和特征
X射线能谱仪分析的结晶状缺陷形貌及成分分析，从
光学显微镜观察的结果可以看到，这些缺陷中含有核子的结构并且这些缺陷呈现出多边形的形状；在
颜色上由于缺陷区域的金属表面凸起，在光学显微镜下呈现出与没有结晶型缺陷区域的颜色明显不同；在成分分析的时，分析出焊盘表面的缺陷中含有铝、
氧和氟元素。
[0003] 焊盘(PAD)上生长结晶缺陷是业界普遍存在的现象，同时由于EDX结果中含有氟成分，是将焊盘(PAD)暴露出来的
钝化层工艺步骤中有氟成分残留在焊盘(PAD)表面。焊盘(PAD)长期暴露在空气中导致氟
原子与
水汽结合后跟金属铝反应生成结晶状缺陷，该缺陷聚集在焊盘(PAD)
晶界处，并且随着放置时间的增加，缺陷会增多变大，从而影响
晶圆封装，造成晶圆需要返厂返工。
[0004] 目前可通过Rework(晶圆被返回掩膜的工艺，又称重新工艺处理，RWK)流程除去该缺陷，但由于一些RWK一次的晶圆没有及时出货而造成有些晶圆需要两次RWK，RWK两次后会造成缺陷加重，铝loss量增加，焊盘发黄，封装可靠性测试失效而需要报废，并且RWK晶圆会加重FAB产能压
力，增加生产成本。
发明内容
[0005] 为了解决以上技术问题，本发明提供一种改善铝焊盘结晶缺陷的方法，包括如下步骤：
[0006] 步骤S1，提供半导体衬底；
[0007] 步骤S2，在半导体衬底上设置芯片单元的图案数据区域和用于切割的
框架区域；
[0008] 步骤S3，在所述芯片单元上制造预设图案
电路；
[0009] 步骤S4，进行
钝化层制作流程，并增大所述框架区域的钝化层的透光比。
[0010] 优选地，框架区域为划片槽。
[0011] 优选地，所述钝化层制作流程包括铝焊盘及铝互连线制造流程以及钝化层
薄膜制造流程。
[0012] 优选地，所述铝焊盘及铝互连线制造流程包括：在根据预设电路图形
刻蚀铝薄膜之前，增加即将留下的铝材料区域在所述框架区域中的面积，之后将剩余的铝材料刻蚀清除并清洗。
[0013] 优选地，所述钝化层薄膜制造流程包括：在刻蚀焊盘上方的钝化层薄膜前，增大所述框架区域中的钝化层区域从而增加所述框架区域的钝化层的透光比，然后刻蚀焊盘上方的钝化层薄膜并清洗。
[0014] 优选地，刻蚀铝薄膜的工艺为
干法刻蚀，清洗时通过湿法清洗去除刻蚀工艺中的刻蚀残留物及光阻残留物。
[0015] 优选地，通过
光刻及干法刻蚀步骤，将焊盘上方的钝化层薄膜以及防反射层刻蚀清除，再通过湿法清洗去除刻蚀工艺中的刻蚀残留物及光阻残留物。
[0016] 优选地，所述钝化层的透光比范围为5-7。
[0017] 优选地，所述方法用于65纳米NOR闪存工艺、55纳米高压工艺、55纳米低功耗工艺或55纳米超低功耗工艺。
附图说明
[0018] 图1为
现有技术中铝薄膜(APL)被刻蚀之后的芯片示意图
[0019] 图2为现有技术中钝化层被刻蚀之后的芯片示意图。
[0020] 图3为使用本发明的改善铝焊盘结晶缺陷的方法后铝薄膜(APL)被刻蚀之后的芯片示意图。
[0021] 图4为使用本发明的改善铝焊盘结晶缺陷的方法后的钝化层被刻蚀之后的芯片示意图。
[0022] 附图标记说明
[0023] 03 框架区域 04 图案数据区域
[0024] 021 被留下的铝薄膜区域 022 被刻蚀掉的钝化层区域[0025] 210 新增的被留下铝薄膜区域
具体实施方式
[0026] 下面结合附图对本发明一较佳
实施例做详细说明。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或
修改为等同变化的等效实施例，这并不影响本发明的实质内容。
[0027] 本发明提供改善铝焊盘结晶缺陷的方法，包括如下步骤：
[0028] 步骤S1，提供半导体衬底。一般来说，所述半导体衬底为
硅衬底。
[0029] 步骤S2，在半导体衬底上设置芯片单元的图案数据区域和用于切割的框架区域。在本实施例中，所述的框架区域为各个芯片(die)之间划片槽。
[0030] 步骤S3，在所述芯片单元上制造预设电路。从在晶圆上定义器件有源区开始，经过光刻、刻蚀、成膜、清洗、掺杂等各项工艺，完成将预设电路加工在制备好的芯片表面。
[0031] 步骤S4，进行钝化层制作流程，并增大所述框架区域的钝化层的透光比。将电路集成在晶圆表面后，最后在晶圆表面
覆盖一层钝化层作为阻挡层(COVER),并在需要与外部互联的铝焊盘的
位置上进行刻蚀开窗，从而完成整个晶圆的加工过程。钝化层的作用在于保护晶圆上的芯片免受外部环境带来的物化损伤，包括水汽
接触以及离子沾污等。焊盘在封装阶段中用于连接外部引线，从而使芯片达到与外部产生电气互联和信息沟通的目的。一般来说，焊盘通过底下的阻挡层和粘结层与下层金属互联层的pad结构产生导通，并通过铝膜图形刻蚀加工所形成的铝线相互连接。
[0032] 以55纳米低功耗工艺制程为例，焊盘本身材料采用的是通过PVD生长的铝
合金薄膜。铝具有良好的
导电性、粘附性以及延展性，这使得铝在器件应用上能达到互联材料所要求的低
电阻率。从工艺集成的
角度来说，铝能很好地附着在其他薄膜表面，并能承受一定的工艺过程中的
温度循环和机械
应力。较佳地，铝可以通过
物理气相沉积的方式沉积在晶圆表面。可以采用干法刻蚀铝，并将氯气作为刻蚀剂，这样可以获得较高的图形
分辨率，其反应的产物氯化铝也易于挥发并被排气系统带走。
[0033] 本实施例中，所述钝化层制作流程包括铝焊盘及铝互连线制造流程以及钝化层薄膜制造流程。
[0034] 所述铝焊盘及铝互连线制造流程可以包括：先通过物理气相沉积工艺依次在晶圆表面淀积氮化钽薄膜TaN、氮化
钛和钛薄膜TiN/Ti，铝薄膜Al、钛和氮化钛。其中最底层的氮化钽薄膜TaN作为阻挡层防止下面需要连通的
铜接触盘中的铜原子扩散进入铝焊盘内。由于
铝合金薄膜Al和氮化钽薄膜TaN之间可以增加一层氮化钛和钛薄膜TiN/Ti作为中间粘附层。之后再淀积铝薄膜Al作为互联金属线的制造材料。之后在铝薄膜Al上再淀积一层钛和氮化钛薄膜作为之后的光刻步骤的防反射层，避免铝金属的高反射特性在光刻过程中影响图形的正常曝光。
[0035] 当各层薄膜都淀积完成后，再通过光刻及干法刻蚀步骤，沿着互连沟槽的图形将作为焊盘及互连线以外的铝材料刻蚀清除。铝薄膜的干法刻蚀可以采用氯气作为主刻蚀气体，利用铝和氯气反应生成能够会发的氯化铝AlCl3，从刻蚀工艺腔中抽出反应副产物。最后，通过湿法清洗去除刻蚀工艺中的刻蚀残留物及光阻残留物，再采用热氧灰化工艺进一步去除
聚合物残留，保证晶圆表面的含氯残留物被去除干净，防止残留的氯与铝线发生反应造成氯
腐蚀缺陷。
[0036] 在钝化层薄膜制造中，首先通过等离子增强
化学气相沉积工艺先后在晶圆上淀积介电质薄膜和阻挡层薄膜。之后通过光刻及干法刻蚀步骤，将焊盘上方的钝化层薄膜以及防反射层刻蚀清除。最后，通过湿法清洗去除刻蚀工艺中的刻蚀残留物及光阻残留物，再采用热氧灰化工艺进一步去除聚合物残留。
[0037] 在本实施例中，在根据预设电路图形刻蚀铝薄膜之前，增加即将留下的铝材料区域在所述框架区域中的面积，之后将剩余的铝材料刻蚀清除并清洗。同时，在刻蚀焊盘上方的钝化层薄膜前，增大所述框架区域中的钝化层区域从而增加所述框架区域的钝化层的透光比，然后刻蚀焊盘上方的钝化层薄膜并清洗。
[0038] 参考图1-图2，图1为现有技术中铝薄膜层(APL)被刻蚀之后的芯片示意图。图2为现有技术中钝化层被刻蚀之后的芯片示意图。芯片内的图案数据区域04为设计数据(即芯片版图，在此未示出详细内容)。在制作工艺上，如上文所述，首先生长了铝薄膜层(APL)，然后根据预设电路图形把不需要的铝薄膜层(APL)刻蚀掉，芯片上仅保留被留下的铝薄膜区域021。然后再生长钝化层。接着如图2所示，刻蚀钝化层，将需要的铝焊盘(APL pad)露出，见图示被刻蚀掉的钝化层区域022。
[0039] 参考图3-图4，图3为本实施例中铝薄膜层(APL)被刻蚀之后的芯片示意图。图4为本实施例中钝化层被刻蚀之后的芯片示意图。芯片内的图案数据区域04为设计数据(即芯片版图，在此未示出详细内容)。针对钝化层透光比(Transmission rate)较小的产品，在框架区域03中降低铝薄膜层的透光比，增加被留下的铝薄膜区域，具体增加的数量可以根据产品的特性而定，本实施例图3中示出了新增的被留下铝薄膜区域210，但实际上不同产品需要增加的面积不同，不仅限于本实施例图中增加的方式。
[0040] 同时，如图4所示，在框架区域03中增大钝化层的透光比，即增加被刻蚀掉的钝化层区域，从而增加裸露出的铝焊盘。这样使得钝化层的透光比增大，从而扩大工艺窗口，改善铝焊盘结晶缺陷的析出。
[0041] 使用本发明的方法制造的产品与现有技术产品对比如下表所示：
[0042]
[0043] 如上表所示，未使用本发明的方法制造的产品，裸露出的铝焊盘中单位面积上的氟浓度更高，导致氟元素更容易在铝焊盘表面积聚形成结晶缺陷析出。而使用本发明的方法制造的产品，由于透光比增大后，工艺窗口扩大，铝PAD结晶缺陷析出的时间越长。同时，钝化层的透光比范围为5-7时效果较佳。
[0044] 本发明的方法可以用于65纳米NOR闪存工艺、55纳米高压工艺、55纳米低功耗工艺或55纳米超低功耗工艺等多种工艺。
[0045] 以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
