阵列基板、显示面板和显示装置
阅读：538发布：2020-05-08
专利汇可以提供阵列基板、显示面板和显示装置专利检索，专利查询，专利分析的服务。并且提供一种阵列 基板 、 显示面板 和显示装置。所述阵列基板包括：衬底基板；设置在衬底基板上的第一数据线和公共 电极 线；和设置在衬底基板上的第一 栅线 和第二栅线，所述第一栅线和所述第二栅线两者与所述第一数据线和所述公共电极线均交叉以限定出第一子 像素 。所述第一子像素包括：设置在衬底基板上的像素电极；设置在像素电极上的公共电极；和设置在像素电极和公共电极之间的绝缘层；并且所述公共电极包括多个狭缝，所述狭缝的延伸方向与所述第一数据线的延伸方向相同。，下面是阵列基板、显示面板和显示装置专利的具体信息内容。
1.一种阵列基板，包括：
衬底基板；
设置在衬底基板上的第一数据线和公共电极线；和
设置在衬底基板上的第一栅线和第二栅线，所述第一栅线和所述第二栅线两者与所述第一数据线和所述公共电极线均交叉以限定出第一子像素，
其中，第一子像素包括：
设置在衬底基板上的像素电极；
设置在像素电极远离所述衬底基板一侧的公共电极；和
设置在像素电极和公共电极之间的绝缘层；
其中，所述公共电极包括多个狭缝，所述狭缝的延伸方向与所述第一数据线的延伸方向相同；
并且其中，所述多个狭缝包括靠近所述第一数据线的第一狭缝，所述像素电极包括靠近所述第一数据线的第一侧面，所述像素电极的第一侧面在所述衬底基板上的正投影位于所述第一狭缝在所述衬底基板上的正投影内；和/或，所述多个狭缝包括靠近所述公共电极线的第二狭缝，所述像素电极包括靠近所述公共电极线的第二侧面，所述像素电极的第二侧面在所述衬底基板上的正投影位于所述第二狭缝在所述衬底基板上的正投影内。
2.根据权利要求1所述的阵列基板，其中，所述像素电极的第一侧面在所述衬底基板上的正投影位于所述第一狭缝在所述衬底基板上的正投影在垂直于所述第一数据线的方向上的中间位置；和/或，
所述像素电极的第二侧面在所述衬底基板上的正投影位于所述第二狭缝在所述衬底基板上的正投影在垂直于所述公共电极线的方向上的中间位置。
3.根据权利要求2所述的阵列基板，其中，所述像素电极包括靠近所述第一栅线的第三侧面，所述像素电极的第三侧面在所述衬底基板上的正投影与所述多个狭缝在所述衬底基板上的正投影部分重叠；和/或，
所述像素电极包括靠近所述第二栅线的第四侧面，所述像素电极的第四侧面在所述衬底基板上的正投影与所述多个狭缝在所述衬底基板上的正投影部分重叠。
4.根据权利要求1-3中任一项所述的阵列基板，其中，所述公共电极在所述衬底基板上的正投影与所述公共电极线在所述衬底基板上的正投影至少部分重叠。
5.根据权利要求4所述的阵列基板，还包括：设置在所述衬底基板上的第二数据线，所述第二数据线的延伸方向与所述第一数据线的延伸方向相同，所述第一数据线和所述第二数据线分别位于所述公共电极线两侧；所述第一栅线和所述第二栅线两者与所述第二数据线和所述公共电极线均交叉以限定出与第一子像素相邻的第二子像素，所述第二子像素包括公共电极，
其中，所述第一子像素的公共电极与所述第二子像素的公共电极电连通，并且所述第二子像素的公共电极在所述衬底基板上的正投影与所述公共电极线在所述衬底基板上的正投影至少部分重叠。
6.根据权利要求5所述的阵列基板，其中，所述第一子像素的公共电极与所述第二子像素的公共电极的连接部在所述衬底基板上的正投影覆盖所述公共电极线在所述衬底基板上的正投影。
7.根据权利要求1-3和5-6中任一项所述的阵列基板，其中，所述第一子像素还包括遮光部，所述遮光部在所述衬底基板上的正投影位于所述第一数据线在所述衬底基板上的正投影与所述像素电极在所述衬底基板上的正投影之间。
8.根据权利要求7所述的阵列基板，其中，所述遮光部包括靠近所述第一数据线的第一侧面和远离所述第一数据线的第二侧面，所述第一数据线包括靠近所述遮光部的第一侧面，所述像素电极包括靠近所述第一数据线的第一侧面，所述遮光部的第一侧面在所述衬底基板上的正投影与所述第一数据线的第一侧面在所述衬底基板上的距离小于所述遮光部的第二侧面在所述衬底基板上的正投影与所述像素电极的第一侧面在所述衬底基板上的距离。
9.根据权利要求8所述的阵列基板，其中，所述遮光部的第一侧面在所述衬底基板上的正投影与所述第一数据线的第一侧面在所述衬底基板上的正投影重合。
10.根据权利要求7所述的阵列基板，其中，所述遮光部与所述像素电极位于同一层。
11.根据权利要求7所述的阵列基板，其中，所述第一子像素的第一数据线在所述衬底基板上的正投影与所述第一子像素的公共电极在所述衬底基板上的正投影不重叠。
12.根据权利要求7所述的阵列基板，还包括：薄膜晶体管，所述薄膜晶体管包括栅极，其中，所述遮光部与所述薄膜晶体管的栅极位于同一层。
13.根据权利要求1-3、5-6和8-12中任一项所述的阵列基板，其中，所述第一数据线包括第一数据线部分和第二数据线部分，所述第一数据线部分和所述第二数据线部分相交；
一个所述狭缝包括第一狭缝部分和第二狭缝部分，所述第一狭缝部分和所述第二狭缝部分相交；
并且其中，所述第一数据线部分平行于所述第一狭缝部分，所述第二数据线部分平行于所述第二狭缝部分。
14.根据权利要求1-3、5-6和8-12中任一项所述的阵列基板，还包括与所述第一子像素位于同一行的多个子像素，
其中，在同一行的子像素中，奇数列的子像素连接至所述第一栅线，偶数列的子像素连接至所述第二栅线。
15.根据权利要求1-3、5-6和8-12中任一项所述的阵列基板，还包括：设置在所述衬底基板上的栅极驱动电路，用于给至少所述第一栅线和所述第二栅线提供扫描信号。
16.根据权利要求1-3、5-6和8-12中任一项所述的阵列基板，其中，所述像素电极为面状电极。
17.一种显示面板，包括根据权利要求1-16中任一项所述的阵列基板。
18.一种显示装置，包括根据权利要求17所述的显示面板。
阵列基板、显示面板和显示装置
技术领域
[0001] 本发明涉及显示技术领域，尤其涉及一种阵列基板、显示面板和显示装置。
背景技术
[0002] 目前，薄膜晶体管液晶显示器(简称为TFT-LCD)主要包括扭曲向列(简称为TN)型、平面转换(简称为IPS)型和高级超维场开关(简称为ADS)型。其中，ADS型TFT-LCD主要是通过同一平面内狭缝电极边缘产生的电场以及狭缝电极层与面状电极层间产生的电场形成多维电场，使得液晶盒内狭缝电极间、电极正上方所有取向的液晶分子都能够产生旋转。
[0003] 然而，目前的ADS型显示器仍然存在暗区较多的问题，需要进行改进。
发明内容
[0004] 为了解决上述问题的至少一个方面，本公开提供一种阵列基板、包括该阵列基板的显示面板和显示装置。
[0005] 在一个方面，提供一种阵列基板，包括：
[0006] 衬底基板；
[0007] 设置在衬底基板上的第一数据线和公共电极线；和
[0009] 其中，第一子像素包括：
[0010] 设置在衬底基板上的像素电极；
[0011] 设置在像素电极远离所述衬底基板一侧的公共电极；和
[0012] 设置在像素电极和公共电极之间的绝缘层；
[0013] 其中，所述公共电极包括多个狭缝，所述狭缝的延伸方向与所述第一数据线的延伸方向相同。
[0014] 可选地，所述多个狭缝包括靠近所述第一数据线的第一狭缝，所述像素电极包括靠近所述第一数据线的第一侧面，所述像素电极的第一侧面在所述衬底基板上的正投影位于所述第一狭缝在所述衬底基板上的正投影内；和/或，
[0015] 所述多个狭缝包括靠近所述公共电极线的第二狭缝，所述像素电极包括靠近所述公共电极线的第二侧面，所述像素电极的第二侧面在所述衬底基板上的正投影位于所述第二狭缝在所述衬底基板上的正投影内。
[0016] 可选地，所述像素电极的第一侧面在所述衬底基板上的正投影位于所述第一狭缝在所述衬底基板上的正投影在垂直于所述第一数据线的方向上的中间位置；和/或，[0017] 所述像素电极的第二侧面在所述衬底基板上的正投影位于所述第二狭缝在所述衬底基板上的正投影在垂直于所述公共电极线的方向上的中间位置。
[0018] 可选地，所述像素电极包括靠近所述第一栅线的第三侧面，所述像素电极的第三侧面在所述衬底基板上的正投影与所述多个狭缝在所述衬底基板上的正投影部分重叠；和/或，
[0019] 所述像素电极包括靠近所述第二栅线的第四侧面，所述像素电极的第四侧面在所述衬底基板上的正投影与所述多个狭缝在所述衬底基板上的正投影部分重叠。
[0020] 可选地，所述公共电极在所述衬底基板上的正投影与所述公共电极线在所述衬底基板上的正投影至少部分重叠。
[0021] 可选地，所述阵列基板还包括：设置在所述衬底基板上的第二数据线，所述第二数据线的延伸方向与所述第一数据线的延伸方向相同，所述第一数据线和所述第二数据线分别位于所述公共电极线两侧；所述第一栅线和所述第二栅线两者与所述第二数据线和所述公共电极线均交叉以限定出与第一子像素相邻的第二子像素，所述第二子像素包括公共电极，
[0022] 其中，所述第一子像素的公共电极与所述第二子像素的公共电极电连通，并且所述第二子像素的公共电极在所述衬底基板上的正投影与所述公共电极线在所述衬底基板上的正投影至少部分重叠。
[0023] 可选地，所述第一子像素的公共电极与所述第二子像素的公共电极的连接部在所述衬底基板上的正投影覆盖所述公共电极线在所述衬底基板上的正投影。
[0024] 可选地，所述第一子像素还包括遮光部，所述遮光部在所述衬底基板上的正投影位于所述第一数据线在所述衬底基板上的正投影与所述像素电极在所述衬底基板上的正投影之间。
[0025] 可选地，所述遮光部包括靠近所述第一数据线的第一侧面和远离所述第一数据线的第二侧面，所述第一数据线包括靠近所述遮光部的第一侧面，所述像素电极包括靠近所述第一数据线的第一侧面，所述遮光部的第一侧面在所述衬底基板上的正投影与所述第一数据线的第一侧面在所述衬底基板上的距离小于所述遮光部的第二侧面在所述衬底基板上的正投影与所述像素电极的第一侧面在所述衬底基板上的距离。
[0026] 可选地，所述遮光部的第一侧面在所述衬底基板上的正投影与所述第一数据线的第一侧面在所述衬底基板上的正投影重合。
[0027] 可选地，所述遮光部与所述像素电极位于同一层。
[0028] 可选地，所述第一子像素的第一数据线在所述衬底基板上的正投影与所述第一子像素的公共电极在所述衬底基板上的正投影不重叠。
[0029] 可选地，所述阵列基板还包括：薄膜晶体管，所述薄膜晶体管包括栅极，[0030] 其中，所述遮光部与所述薄膜晶体管的栅极位于同一层。
[0031] 可选地，其中，所述第一数据线包括第一数据线部分和第二数据线部分，所述第一数据线部分和所述第二数据线部分相交；一个所述狭缝包括第一狭缝部分和第二狭缝部分，所述第一狭缝部分和所述第二狭缝部分相交；
[0032] 并且其中，所述第一数据线部分平行于所述第一狭缝部分，所述第二数据线部分平行于所述第二狭缝部分。
[0033] 可选地，所述阵列基板还包括与所述第一子像素位于同一行的多个子像素，[0034] 其中，在同一行的子像素中，奇数列的子像素连接至所述第一栅线，偶数列的子像素连接至所述第二栅线。
[0036] 可选地，其中，所述像素电极为面状电极。
[0037] 在另一方面，还提供一种显示面板，包括如上所述的阵列基板。
[0038] 在又一方面，还提供一种显示装置，包括如上所述的显示面板。
[0040] 通过下文中参照附图对本发明所作的描述，本发明的其它目的和优点将显而易见，并可帮助对本发明有全面的理解。
[0041] 图1是根据本公开的一个实施例的阵列基板的局部平面图；
[0042] 图2是图1示出的阵列基板的虚线框部分的放大图；
[0043] 图3是根据本公开的一个实施例的阵列基板沿图2中的线AA’截取的截面图；
[0044] 图4是根据本公开的一个实施例的阵列基板沿图2中的线BB’截取的截面图；
[0045] 图5是根据本公开的一个实施例的阵列基板的像素布置平面图；
[0046] 图6示出了图1示出的阵列基板在L255灰阶下的像素光效图；
[0047] 图7为图6中虚线框部分的局部放大图；
[0048] 图8是根据本公开的另一个实施例的阵列基板的局部平面图；
[0049] 图9是图8示出的阵列基板的虚线框部分的放大图；
[0050] 图10是根据本公开的另一个实施例的阵列基板沿图9中的线AA’截取的截面图；
[0051] 图11是根据本公开的另一个实施例的阵列基板沿图9中的线BB’截取的截面图；
[0052] 图12示出了图8示出的阵列基板在L255灰阶下的像素光效图；
[0053] 图13是根据本公开的一个实施例的阵列基板的像素布置平面图；
[0054] 图14是根据本公开实施例的阵列基板的截面图，其中示出了薄膜晶体管；
[0055] 图15A和图15B分别是根据本公开实施例的显示面板的截面图；
[0056] 图16是根据本公开实施例的显示装置的示意图；和
[0057] 图17是根据本公开实施例的阵列基板的制造方法的流程图。
[0058] 需要注意的是，为了清晰起见，在用于描述本发明的实施例的附图中，层、结构或区域的尺寸可能被放大或缩小，即这些附图并非按照实际的比例绘制。
具体实施方式
[0059] 下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本发明实施方式的说明旨在对本发明的总体发明构思进行解释，而不应当理解为对本发明的一种限制。
[0060] 另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
[0061] 需要说明的是，本文中所述的“在……上”、“在……上形成”和“设置在……上”可以表示一层直接形成或设置在另一层上，也可以表示一层间接形成或设置在另一层上，即两层之间还存在其它的层。
[0062] 需要说明的是，虽然术语“第一”、“第二”等可以在此用于描述各种部件、构件、元件、区域、层和/或部分，但是这些部件、构件、元件、区域、层和/或部分不应受到这些术语限制。而是，这些术语用于将一个部件、构件、元件、区域、层和/或部分与另一个相区分。因而，例如，下面讨论的第一部件、第一构件、第一元件、第一区域、第一层和/或第一部分可以被称为第二部件、第二构件、第二元件、第二区域、第二层和/或第二部分，而不背离本公开的教导。
[0063] 图1-4示出了根据本公开的一个实施例的阵列基板的示意图，其中，图1是阵列基板的局部平面图，图2是图1的虚线框部分的放大图，图3是沿图2中的线AA’截取的截面图，图4是沿图2中的线BB’截取的截面图。如图所示，根据本公开的一个实施例的阵列基板可以包括：衬底基板1以及位于衬底基板1上的多个子像素P(如图5所示)。多个子像素P以阵列形式布置在衬底基板1上，即，包括多行子像素P和多列子像素P。在本文中，为了描述方便，将图1中的水平方向称为行方向，将图1中的竖直方向称为列方向。在图1中，示意性示出了2个沿行方向相邻的子像素P，为了描述方便，可以将其称为第一子像素P1、第二子像素P2。
[0064] 具体地，阵列基板可以包括沿行方向延伸的多条栅线GL、沿列方向延伸的多条数据线DL和沿列方向延伸的多条公共电极线CL。例如，多条数据线DL和多条公共电极线CL在行方向上交替布置，并且多条数据线DL和多条公共电极线CL两者均与多条栅线GL分别交叉，以限定出多个子像素P。
[0065] 可选地，图5示出了图1中的阵列基板的平面图，其中示意性示出了位于衬底基板1上的更多个子像素P。如图5所示，其示出了一种双栅线驱动型阵列基板，具体地，在列方向上相邻的2个子像素之间设置有2条栅线GL，该2条栅线GL可以分别用第一栅线GL1和第二栅线GL2表示。在行方向上相邻的第一子像素P1和第二子像素P2可以组成一个子像素组，在行方向上相邻的2个子像素组之间设置有1条数据线DL。在子像素组内部的2个子像素P1、P2之间设置有1条公共电极线CL。
[0066] 参照图3和图4，阵列基板还可以包括设置在衬底基板1上的公共电极2和像素电极4。公共电极2用于与像素电极4配合，形成驱动液晶分子偏转的电场，实现特定灰阶的显示。
具体地，阵列基板还可以包括设置在衬底基板1上且位于公共电极2与像素电极4之间的绝缘层3。例如，阵列基板上的每一个子像素内的公共电极2可以相互电连接，阵列基板上的每一个子像素内的像素电极4可以互相独立。
具体地，阵列基板还可以包括设置在衬底基板1上且位于公共电极2与像素电极4之间的绝缘层3。例如，阵列基板上的每一个子像素内的公共电极2可以相互电连接，阵列基板上的每一个子像素内的像素电极4可以互相独立。
[0067] 在图1-图5示出的实施例中，公共电极2、绝缘层3和像素电极4在远离衬底基板1的方向上依次设置在衬底基板1上，即，公共电极2在下，像素电极4在上。例如，公共电极2为面状电极，在一个子像素组内的公共电极2可以形成为一个整体的面状电极，如图所示，在一个子像素组内的公共电极2在衬底基板1上的正投影可以覆盖两个子像素P1、P2，并且在一个子像素组内的公共电极2在衬底基板1上的正投影还可以覆盖一个子像素组内的公共电极线CL在衬底基板1上的正投影。再例如，像素电极4为带有多个狭缝42的梳状电极，即，一个像素电极4可以包括多个电极部41和多个狭缝42，多个狭缝42分别将多个电极部41间隔开。在上述阵列基板中，面状的公共电极2和梳状的像素电极4叠置在阵列基板的衬底基板上，通过同一平面内梳状的像素电极边缘产生的电场以及梳状的像素电极层与面状的公共电极层间产生的电场形成多维电场，使得液晶盒内梳状的像素电极间、像素电极正上方所有取向的液晶分子都能够产生旋转，从而实现各个灰阶的显示。
[0068] 例如，阵列基板的每个子像素P还可以包括位于衬底基板1上的薄膜晶体管。薄膜晶体管可以包括栅极、源极和漏极，还可以包括栅绝缘层、有源层、钝化层。薄膜晶体管的具体结构可以参照相关技术中的薄膜晶体管的结构，在此不再赘述。
[0069] 可选地，上述阵列基板的绝缘层3可以包括第一绝缘层31和第二绝缘层32。例如，第一绝缘层31可以由与薄膜晶体管的栅绝缘层相同的材料形成，并且与栅绝缘层位于同一层；第二绝缘层32可以由与薄膜晶体管的钝化层相同的材料形成，并且与钝化层位于同一层。此处的“位于同一层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。
[0070] 结合图5，在同一行的子像素中，奇数列的子像素的薄膜晶体管连接至同一条栅线，例如第一栅线GL1，偶数列的子像素的薄膜晶体管连接至同一条栅线，例如第二栅线GL2，在相邻的两列子像素中，相邻的两列子像素的薄膜晶体管可以连接至同一条数据线DL。在工作时，可以逐行在第一栅线GL1和第二栅线GL2上输入有效信号，以打开对应的薄膜晶体管。具体地，当某行的奇数列的薄膜晶体管被打开时，通过数据线DL向该奇数列的薄膜晶体管输入像素电压，像素电压传输至像素电极，进行对应灰阶的显示。当某行的偶数列的薄膜晶体管被打开时，通过数据线DL向该偶数列的薄膜晶体管输入像素电压，像素电压传输至像素电极，进行对应灰阶的显示。在双栅线驱动方式中，栅线的数量增加了一倍，数据线的数量减少了一半，可以降低驱动IC的成本；同时，充电时间也下降为单栅线驱动方式中的一半，会影响充电率。
[0071] 返回参照图1和图2，像素电极4的狭缝42为横向狭缝设计，即，狭缝42基本上沿行方向延伸，或者，狭缝42与数据线DL交叉。在此情况下，为了产生控制液晶分子偏转的边缘电场，在子像素P靠近数据线DL和公共电极线CL的两个侧边位置处，需要公共电极2完全覆盖像素电极4在这两个侧边位置处的狭缝，如图3和图4所示。而且，考虑到制造工艺的波动，公共电极2需要相对于相应的狭缝在水平方向上朝向数据线DL或公共电极线CL进一步延伸2微米以上。这样，一个子像素P内的公共电极2和像素电极4基本上完全交叠，即二者在衬底基板上的正投影基本重合，导致存储电容较大，进而影响充电率。
[0072] 另外，由于带有狭缝的梳状像素电极4在角落处的电场紊乱，所以在梳状像素电极4的角落处可能显示为暗区。图6示出了上述实施例中的阵列基板在L255灰阶下的像素光效图，图7为图6的局部放大图。由于像素电极4的狭缝为横向设计，所以，如图6和图7所示，子像素P沿其长边方向的边缘几乎全部为暗区，导致子像素的光效较低。
[0074] 图8-11示出了根据本公开的另一个实施例的阵列基板的示意图，其中，图8是阵列基板的局部平面图，图9是图8的虚线框部分的放大图，图10是沿图9中的线AA’截取的截面图，图11是沿图9中的线BB’截取的截面图。如图所示，根据本公开的另一个实施例的阵列基板可以包括：衬底基板10以及位于衬底基板10上的多个子像素P(如图13所示)。多个子像素P以阵列形式布置在衬底基板10上，即，包括多行子像素P和多列子像素P。在图8中，示意性示出了2个沿行方向相邻的子像素P，为了描述方便，可以将其称为第一子像素P1、第二子像素P2。
[0075] 具体地，参照图13，阵列基板可以包括沿行方向延伸的多条栅线GL、沿列方向延伸的多条数据线DL和沿列方向延伸的多条公共电极线CL。例如，多条数据线DL和多条公共电极线CL在行方向上交替布置，并且多条数据线DL和多条公共电极线CL两者均与多条栅线GL分别交叉，以限定出多个子像素P。
[0076] 在列方向上相邻的2个子像素之间设置有2条栅线GL，该2条栅线GL可以分别用第一栅线GL1和第二栅线GL2表示。在行方向上相邻的第一子像素P1和第二子像素P2可以组成一个子像素组，在行方向上相邻的2个子像素组之间设置有1条数据线DL。在子像素组内部的2个子像素P1、P2之间设置有1条公共电极线CL。
[0077] 参照图10和图11，阵列基板还可以包括：设置在衬底基板10上像素电极40；设置在像素电极40上的绝缘层30；和设置在绝缘层30上的公共电极20。公共电极20用于与像素电极40配合，形成驱动液晶分子偏转的电场，实现特定灰阶的显示。
[0078] 在图8-图11示出的实施例中，像素电极40、绝缘层30和公共电极20沿远离衬底基板10的方向依次设置在衬底基板10上，即，像素电极40在下，公共电极20在上。
[0079] 例如，像素电极40可以为面状电极，即，一个子像素P的像素电极40为一个面状电极。
[0080] 再例如，公共电极20可以为带有多个狭缝202的梳状电极，即，一个公共电极20可以包括多个电极部201和多个狭缝202，多个狭缝202分别将多个电极部201间隔开。在该阵列基板中，梳状的公共电极20和面状的像素电极40叠置在阵列基板的衬底基板上，通过同一平面内梳状的公共电极边缘产生的电场以及梳状的公共电极与面状的像素电极间产生的电场形成多维电场，使得液晶盒内梳状的公共电极间、公共电极正上方所有取向的液晶分子都能够产生旋转，从而实现各个灰阶的显示。
[0081] 同样地，阵列基板的每个子像素P还可以包括位于衬底基板10上的薄膜晶体管。薄膜晶体管可以包括栅极、源极和漏极，还可以包括栅绝缘层、有源层、钝化层。薄膜晶体管的具体结构可以参照相关技术中的薄膜晶体管的结构，在此不再赘述。
[0082] 可选地，上述阵列基板的绝缘层30可以包括第一绝缘层301和第二绝缘层302。例如，第一绝缘层301可以由与薄膜晶体管的栅绝缘层相同的材料形成，并且与栅绝缘层位于同一层；第二绝缘层302可以由与薄膜晶体管T的钝化层相同的材料形成，并且与钝化层位于同一层。此处的“位于同一层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。
[0083] 结合图13，在同一行的子像素中，奇数列的子像素的薄膜晶体管连接至同一条栅线，例如第一栅线GL1，偶数列的子像素的薄膜晶体管连接至同一条栅线，例如第二栅线GL2，在相邻的两列子像素中，相邻的两列子像素的薄膜晶体管可以连接至同一条数据线DL。在工作时，可以逐行在第一栅线GL1和第二栅线GL2上输入有效信号，以打开对应的薄膜晶体管。具体当，当某行的奇数列的薄膜晶体管被打开时，通过数据线DL向该奇数列的薄膜晶体管输入像素电压，像素电压传输至像素电极，进行对应灰阶的显示。当某行的偶数列的薄膜晶体管被打开时，通过数据线DL向该偶数列的薄膜晶体管输入像素电压，像素电压传输至像素电极，进行对应灰阶的显示。
[0084] 在一个示例中，公共电极20的狭缝采用竖向设计，即，一个子像素P的公共电极20的狭缝202的延伸方向与该子像素P的数据线DL的延伸方向相同。例如，子像素P的数据线DL基本上沿列方向延伸，该子像素P的公共电极20的狭缝202也基本上沿列方向延伸。即，在本文中，此处的“延伸方向相同”可以包括一个子像素P的公共电极20的狭缝202平行于该子像素P的数据线DL的情况。再例如，如图8和图9所示，其示出了子像素P为双畴结构，在图示的双畴结构中，数据线DL包括第一数据线部分DL11和第二数据线部分DL12，第一数据线部分DL11和第二数据线部分DL2相交于点Q1；一个狭缝202包括第一狭缝部分2021和第二狭缝部分2022，第一狭缝部分2021和第二狭缝部分2022相交于点Q2。第一数据线部分DL11平行于第一狭缝部分2021，第二数据部分DL2平行于第二狭缝部分2022。此处的“延伸方向相同”还可以包括如图8和图9所示布置数据线DL和狭缝202的情况。
[0085] 图12示出了图8-图11所示的阵列基板在L255灰阶下的像素光效图。由于公共电极20的狭缝为竖向设计，所以，子像素P仅沿其短边方向的边缘为暗区，沿其长边方向的边缘没有暗区，提高了像素光效，即提高了像素的光透光率。例如，在像素的开口率相同的情况下，相对于横向设计的狭缝，采用竖向设计的狭缝的阵列基板的像素光效可以提高5～8％。
[0086] 返回参照图8和图9，以第一子像素P1为例，其公共电极20包括多个电极部201和多个狭缝202。多个狭缝202包括靠近第一子像素P1的数据线DL1(可以称为第一数据线)的第一狭缝202A和靠近第一子像素P1的公共电极线CL的第二狭缝202B。相应地，第一子像素P1的像素电极40可以包括靠近第一数据线DL的第一侧面401和靠近公共电极线CL的第二侧面402，如图10和图11所示。例如，第一侧面401在衬底基板10上的正投影位于第一狭缝202A在衬底基板10上的正投影内。再例如，第二侧面402在衬底基板10上的正投影位于第二狭缝
202B在衬底基板10上的正投影内。也就是说，像素电极40采用内缩设计，在子像素的靠近数据线和公共电极线的边缘位置处，像素电极40可以内缩至公共电极20在边缘位置处的狭缝内，在不影响控制液晶分子偏转的情况下，可以减小像素电极与公共电极的交叠面积，从而减小存储电容。
202B在衬底基板10上的正投影内。也就是说，像素电极40采用内缩设计，在子像素的靠近数据线和公共电极线的边缘位置处，像素电极40可以内缩至公共电极20在边缘位置处的狭缝内，在不影响控制液晶分子偏转的情况下，可以减小像素电极与公共电极的交叠面积，从而减小存储电容。
[0087] 可选地，第一侧面401在衬底基板10上的正投影可以位于第一狭缝202A在衬底基板10上的正投影的中间位置。可替换地或附加地，第二侧面402在衬底基板10上的正投影可以位于第二狭缝202B在衬底基板10上的正投影的中间位置。模拟结果表明，通过这样的设计，可以使得存储电容减小约30～40％，同时可以确保像素光效达到较佳水平。
[0088] 需要说明的是，此处的“中间位置”可以解释如下：第一侧面401在衬底基板10上的正投影可以位于第一狭缝202A在衬底基板10上的正投影在垂直于第一数据线的方向上(例如行方向)的中间位置。更具体地，如图10和图11所示，第一狭缝202A可以具有第一侧面202A1和第二侧面202A2，第一侧面401在衬底基板10上的正投影与第一狭缝202A的第一侧面202A1在衬底基板10上的正投影的距离等于第一侧面401在衬底基板10上的正投影与第一狭缝202A的第二侧面202A2在衬底基板10上的正投影的距离；同样地，第二侧面402在衬底基板10上的正投影可以位于第一狭缝202B在衬底基板10上的正投影在垂直于公共电极线的方向上(例如行方向)的中间位置。更具体地，第二狭缝202B可以具有第一侧面202B1和第二侧面202B2，第二侧面402在衬底基板10上的正投影与第二狭缝202B的第一侧面202B1在衬底基板10上的正投影的距离等于第二侧面402在衬底基板10上的正投影与第二狭缝
202B的第二侧面202B2在衬底基板10上的正投影的距离。
202B的第二侧面202B2在衬底基板10上的正投影的距离。
[0089] 可选地，如图8所示，像素电极40还包括靠近第一栅线GL1的第三侧面403，像素电极的第三侧面403在衬底基板10上的正投影与多个狭缝202在衬底基板10上的正投影部分重叠。附加地和/或可替代地，像素电极40还包括靠近第二栅线GL2的第四侧面404，像素电极的第四侧面404在衬底基板10上的正投影与多个狭缝202在衬底基板10上的正投影部分重叠。
[0090] 可选地，公共电极20在衬底基板10上的正投影可以与公共电极线GL在衬底基板10上的正投影至少部分重叠。如图8所示，阵列基板的第一子像素P1由第一栅线GL1、第二栅线GL2、公共电极线CL和第一数据线DL1限定；阵列基板的第二子像素P2由第一栅线GL1、第二栅线GL2、公共电极线CL和第二数据线DL2限定。第一子像素P1和第二子像素P2为在行方向上相邻的2个子像素。第一数据线DL1和第二数据线DL2分别位于公共电极线CL两侧。第一子像素P1的公共电极20和第二子像素P2的公共电极20电连通，第一子像素P1的公共电极20和第二子像素P2的公共电极20的连接部如图8中的附图标记205表示。例如，第一子像素P1的公共电极20和第二子像素P2的公共电极20可以为一体形成的公共电极，这样，第一子像素P1的公共电极20和第二子像素P2的公共电极20的连接部205为形成为整体的公共电极的一部分。具体地，如图11所示，第一子像素P1的公共电极20的靠近公共电极线CL的电极部201与第二子像素P2的公共电极20的靠近公共电极线CL的电极部201形成为连接部205，该连接部205在衬底基板10上的正投影覆盖公共电极线CL在衬底基板10上的正投影。在工作时，公共电极20与公共电极线CL之间没有电压差，位于上方的公共电极20覆盖公共电极线CL，不会增加公共电极线CL的负载，并且，可以屏蔽公共电极线CL上产生的电场，防止公共电极线处的漏光。
[0091] 如图10所示，第一子像素P1的第一数据线DL1在衬底基板10上的正投影与第一子像素P1的公共电极20在衬底基板10上的正投影不重叠。如果第一子像素P1的第一数据线DL1在衬底基板10上的正投影与第一子像素P1的公共电极20在衬底基板10上的正投影存在部分或完全重叠的情况，那么，会增加第一数据线上的负载，不利于第一子像素的充电。
[0092] 如图10所示，第一子像素P1的第一数据线DL1在衬底基板10上的正投影与第一子像素P1的像素电极40在衬底基板10上的正投影不重叠。例如，阵列基板的第一子像素P1还可以包括遮光部50，遮光部50可以与像素电极40位于同一层，此处的“位于同一层”意指遮光部50与像素电极40在物理位置上位于同一层，例如，如图10所示，它们可以都直接形成在衬底基板10上，应该理解，遮光部50与像素电极40可以由不同的材料形成，例如，遮光部50由金属等不透光材料形成，像素电极40由ITO等透光材料形成。遮光部50在衬底基板10上的正投影可以位于第一数据线DL1在衬底基板10上的正投影与第一子像素P1的像素电极40在衬底基板10上的正投影之间。通过设置遮光部50，可以遮挡第一数据线DL1处的漏光。
[0093] 可选地，遮光部50设置得更靠近第一数据线DL1。例如，遮光部50可以包括靠近第一数据线DL1的第一侧面501和远离第一数据线DL1的第二侧面502；第一数据线DL1可以包括靠近遮光部50的第一侧面DLS1；像素电极40可以包括靠近遮光部50的第一侧面401。遮光部50的第一侧面501在衬底基板10上的正投影距第一数据线DL1的第一侧面DLS1在衬底基板10上的正投影的距离小于遮光部50的第二侧面502在衬底基板10上的正投影距像素电极40的第一侧面401在衬底基板10上的正投影的距离。例如，遮光部50的第一侧面501在衬底基板10上的正投影可以与第一数据线DL1的第一侧面DLS1在衬底基板10上的正投影间隔较小的距离，或者，遮光部50的第一侧面501在衬底基板10上的正投影可以与第一数据线DL1的第一侧面DLS1在衬底基板10上的正投影重合，即，遮光部50的第一侧面501在衬底基板10上的正投影距第一数据线DL1的第一侧面DLS1在衬底基板10上的正投影的距离可以接近零，或者等于零。
[0094] 由于第一数据线与像素电极之间的侧向电场会导致像素在第一数据线处产生漏光，此时需要使用彩膜基板上的黑矩阵遮挡漏光区，考虑到阵列基板与彩膜基板之间的对盒偏差，需要制作较宽的黑矩阵。而在上述阵列基板中，通过设置遮光部，可以遮挡第一数据线处的漏光。
[0095] 如图13所示，根据本公开实施例的阵列基板还可以包括设置在衬底基板10上的栅极驱动电路60，用于给栅线GL提供扫描信号。即，在该阵列基板上，采用GOA驱动，外接电路仅需要提供几路控制信号即可，可以降低制造成本。
[0096] 如图14所示，示意性示出了根据本公开实施例的阵列基板的薄膜晶体管与像素电极/公共电极。薄膜晶体管T可以包括栅极G、源极S和漏极D，还可以包括栅绝缘层GI、有源层、钝化层PVX。可选地，数据线DL和公共电极线CL可以由与源极S或漏极D相同的材料形成，并且与源极S或漏极D通过同一构图工艺形成。可选地，遮光部50可以与栅极G位于同一层。此处的“位于同一层”意指两者由相同的材料形成并且可以通过同一构图工艺形成，即，遮光部50可以由与栅极G相同的材料形成，并且与栅极50通过同一构图工艺形成。
[0098] 图15A和图15B示出了根据本公开实施例的显示面板的示意图。显示面板可以包括阵列基板150和与阵列基板150相对设置的对向基板152。显示面板还可以包括位于阵列基板150与对向基板152之间的液晶层154。阵列基板150可以是上述的阵列基板，即，像素电极和公共电极均设置在阵列基板上。
[0099] 例如，该对向基板152可以为彩膜基板。具体地，其可以包括衬底基板1521和位于衬底基板1521上的黑矩阵1522，如图15A所示，黑矩阵1522在衬底基板10上的正投影覆盖数据线DL在衬底基板10上的正投影；如图15B所示，黑矩阵1522在衬底基板10上的正投影覆盖公共电极线CL在衬底基板10上的正投影。
[0100] 根据本公开的实施例，还提供一种显示装置，如图16所示，其示出了根据本公开实施例的显示装置的平面图，该显示装置160可以包括以上任一项所述的显示基板。例如，所述显示装置可以是例如智能手机、可穿戴式智能手表、智能眼镜、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、车载显示器、电子书等任何具有显示功能的产品或部件。
[0101] 图17示出了根据本公开实施例的阵列基板的制造方法的流程图。如图所示，根据本公开实施例的阵列基板的制造方法可以包括以下步骤。
[0102] 在步骤S10中，在衬底基板上例如通过溅射方法沉积一层透明的像素电极层。像素电极层的材料例如可以为ITO、IZO等材料。
[0103] 在步骤S12中，例如利用掩模板，通过曝光、显影、刻蚀等光刻工艺图案化所述像素电极层，形成如图8-11所示的像素电极。图8-11中示出了部分像素电极40，但是，本领域技术人员可以理解，图中所示的像素电极可以在行方向和列方向上布置。
[0105] 在步骤S16中，例如利用掩模板，通过曝光、显影、刻蚀等光刻工艺图案化第一金属层，形成栅线、与栅线连接的薄膜晶体管的栅极和遮光部50(如图10所示)。
[0107] 在步骤S20中，在栅极绝缘层上通过例如化学气相沉积的方法制作有源层，并在有源层上方通过磁控溅射等方法制作第二金属层。有源层的材料例如为多晶硅、低温多晶硅等，第二金属层的材料例如为Mo、Al、Cu、Ag等。
[0108] 在步骤S22中，例如利用掩模板，通过光刻工艺图案化所述有源层及第二金属层，形成薄膜晶体管的源极、漏极、数据线和公共电极线。
[0109] 在步骤S24中，在图案化的第二金属层上通过例如化学气相沉积的方法制作绝缘的钝化层，材料例如为氧化硅、氮化硅等。
[0110] 在步骤S26中，在钝化层上通过蒸镀或磁控溅射等工艺制作一层透明的公共电极层，材料例如为ITO、IZO或其他透明氧化物等。
[0111] 在步骤S28中，例如利用掩模板，通过光刻工艺图案化公共电极层，形成公共电极20。
[0112] 在根据本公开实施例的阵列基板的制造方法中，没有改变ADS阵列基板的制造流程，也没有增加构图工艺的次数，从而能够节约制造成本。
[0113] 需要说明的是，当阵列基板包括GOA电路时，GOA电路可以采用与薄膜晶体管同样的制程形成，从而能够进一步节约制造成本。
[0114] 需要说明的是，在图示的实施例中，其主要示出了子像素包括双畴结构，但是，本公开的实施例不局限于双畴结构，在其它实施例中，子像素可以具有单畴结构或大于双畴的多畴结构。
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