【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＳＤＮ回線を終端する回線終端装置（以下、ＤＳＵ）と複数の端末との間に接続され、ＤＳＵと複数の端末間で送受されるフレームデータを中継するＩＳＤＮ集線装置に関する。

【０００２】

【従来の技術】一般に、日本電信電話会社（ＮＴＴ）の提供するＩＮＳネット６４は、図６に示すように、ＩＳ
ＤＮ回線１を終端する１台のＤＳＵ２に複数の端末３
を、バス４やこのバスにソケット５を介して取り付けられた線路６を介して接続するポイント・マルチポイント配線構成となっている。 また、図７は、上記ＩＮＳネット６４において、ＤＳＵ２と各端末との間に送受されるデータのフレーム構成図であり、同図（ａ）がＤＳＵ２
から端末３への送信フレーム、また同図（ｂ）が端末３
からＤＳＵ２への送信フレームを示している。 ここで、
これらのフレームデータはＤＳＵと端末間をＡＭＩ信号で伝送され、２Ｂ＋Ｄの情報の他に、フレーム同期用ビットＦやＤＣバランス用ビット（バス上での直流成分を「０」に保持するためのビット）Ｌ等が付加され合計４
８ビットの信号として、２５０μＳ、即ち１９２ｋｂｐ
ｓの速度でピンポン伝送されている。 なお、ＤＳＵ２から端末３へのフレーム送信に対し、端末３からＤＳＵ２
に対する送信は、２ビットのオフセットタイムの後、送信されるようになっている。

【０００３】

【発明が解決しようとする課題】上記ＩＮＳネット６４
は、バス構成として、短距離受動バスや延長受動バスのような形態をとるが、最大の８台の端末を接続した場合、バス４の最大線路長は４００ｍ、かつバス４に取り付けられたソケット５から端末までの線路６の長さは４
ｍとなっており、このような規格を満足すれば、ＤＳＵ
２からのフレーム送信に対し端末側は必ず２ビットのオフセット後にＤＳＵ２へフレームを返送するようになっている。 しかし、既設のソケット５から各端末へ配線する場合に、その線路６の長さを４ｍ以内に抑えることは、端末の配置に対して制限を加えることになり、作業上不便であると共に、例えば或端末の線路６の長さが４
ｍを超えて配置されたとすると、正規に配置されている端末からの送信フレームとの間にビットの遅れが生じ、
この結果、ＤＳＵ２と端末間のデータ伝送にエラーを生じるという問題があった。

【０００４】

【課題を解決するための手段】このような課題を解決するために本発明は、ＤＳＵから端末へのフレームデータの送信に対し端末からＤＳＵへ返送されるフレームデータを記憶するメモリと、端末からＤＳＵへ返送されるフレーム同期ビットを検出する第１の検出手段と、この第１の検出手段の検出出力に応じ端末からＤＳＵへの返送フレームデータをメモリへ書き込むデータ書込手段とを各個に備えると共に、ＤＳＵから端末へのフレーム同期ビットを検出する第２の検出手段と、この第２の検出手段の検出出力により起動され所定ビットをシフトするビットシフト手段と、このビットシフト手段のビットシフト終了出力に応じメモリから返送フレームデータを読み出すデータ読出手段とを備えたものである。

【０００５】

【作用】ＤＳＵから送信されるフレームデータの中からフレーム同期用ビットが検出されると、ビットシフト手段により所定のビットシフトが行われ、この間に複数のメモリに格納されている複数の端末からの返送フレームデータが上記ビットシフトの終了出力に応じ同時に読み出されてＤＳＵへ返送される。

【０００６】

【実施例】以下、本発明について図面を参照して説明する。 図１は、本発明に係るＩＳＤＮ集線装置の一実施例を示すブロック図であり、この装置、ＩＳＤＮ回線１を終端するＤＳＵ２と各端末３ ₁ 〜３ ₈との間に配設され、ＤＳＵ２と各端末間のバス形態の接続形式をスター接続にすると共に、ＤＳＵ２と各端末間に送受されるフレームデータを中継するものである。

【０００７】図１において、１１はトランス，ドライバ及びレシーバからなりＩＳＤＮ回線１を終端するＤＳＵ
２に対しバス４を介して接続されるＩ／Ｆ（インターフェース）回路、１２ ₁ 〜１２ ₈はＩ／Ｆ回路１１と同様構成でありそれぞれ線路６を介して複数の端末３ ₁ 〜３
₈に接続されるＩ／Ｆ回路、１３ ₁ 〜１３ ₈ ，１７はそれぞれＩ／Ｆ回路１２ ₁ 〜１２ ₈ ，Ｉ／Ｆ回路１１からのフレームデータを抽出するためのクロック信号ａ、ｂ
（速度１９２ｋｂｐｓ；ＩＳＤＮの基本インターフェースに相当する速度のクロック）を生成するＤＰＬＬ回路、１４ ₁ 〜１４ ₈ ，１８はそれぞれＩ／Ｆ回路１２ ₁
〜１２ ₈ ，Ｉ／Ｆ回路１１のフレームデータの中からフレーム同期用ビット，即ちフレーミングビットを検出するフレーミングビット検出回路、１５ ₁ 〜１５ ₈は後述のメモリ１６ ₁ 〜１６ ₈に対しフレームデータの書き込みアドレス信号を発生するカウンタ、１６ ₁ 〜１６ ₈は同時に読みだし及び書き込みが可能なデュアルポートＲ
ＡＭから構成されフレームデータを記憶するメモリ、１
９はＤＳＵ２からのフレームデータの受信に対し各端末から送信されたフレームデータの遅延を行う５ビットシフト回路、２０はメモリ１６ ₁ 〜１６ ₈のフレームデータを同時に読みだすアドレス信号を発生するカウンタ、
２１はオア回路、２２は３．０７２ＭＨ _Zのクロックを発生しこのクロック信号ｃを各ＤＰＬＬ回路へ供給して１９２ｋｂｐｓの速度のクロック信号ａ，ｂを発生させる発振器である。

【０００８】ここで、Ｉ／Ｆ回路１１を介するＤＳＵ２
側からの送信フレームデータは、それぞれのＩ／Ｆ回路１２ ₁ 〜１２ ₈を介して端末３ ₁ 〜３ ₈側へ送信され、
各端末側からは、端末側においてこのフレームデータを受信した時点から２ビットオフセットの後、ＤＳＵ２側へフレームデータを返送する。 この返送されるフレームデータは、各Ｉ／Ｆ回路１２を介して各ＤＰＬＬ回路１
３へ入力され、この各ＤＰＬＬ回路１３のクロック信号ａ１〜ａ８により抽出される。 またこのクロック信号ａ
１〜ａ８は、それぞれ対応するフレーミングビット検出回路１４へ送出される。 各フレーミングビット検出回路１４では、このクロック信号ａ１〜ａ８に基づいてフレームデータを入力すると共に入力したフレームデータの中からフレーミングビットを検出する。 そして、このビットを検出すると、それぞれのカウンタ１５を起動する。 これらのカウンタの起動により、アドレス信号ＡＤ
Ｗ１〜ＡＤＷ８が順次発生し、この発生したアドレス信号ＡＤＷ１〜ＡＤＷ８と各ＤＰＬＬ回路１３からのクロック信号ａ１〜ａ８に同期して各端末３からのフレームデータが順次対応するメモリ１６に記憶される。

【０００９】一方、Ｉ／Ｆ回路１１を介するＤＳＵ２からの送信フレームは、上記したように、各Ｉ／Ｆ回路１
２を介しそれぞれの端末３へ送信されるが、この時同時にフレーミングビット検出回路１８に対しても送出される。 この場合フレーミングビット検出回路１８は、ＤＰ
ＬＬ回路１７のクロック信号ｂに基づいてこの送信フレームの中からフレーミングビットを検出する。 そして、
このビットを検出すると、５ビットシフト回路１９を起動し、この結果５ビット分のシフト動作が行われる。 そして５ビットシフト回路１９によるビットシフト完了後、カウンタ２０が起動される。 このカウンタ２０の起動によってアドレス信号ＡＤＲが順次発生し、このアドレス信号ＡＤＲとＤＰＬＬ回路１７からのクロック信号ｂに同期して各端末３からのフレームデータが順次対応するメモリ１６から読み出される。 そして読み出されたフレームデータは、オア回路２１，Ｉ／Ｆ回路１１を介しＤＳＵ２へ送出される。 このように本装置はＤＳＵ２
からのフレームデータを受信すると、各端末３へ中継すると共に、このフレームデータの各端末への送信に対し各端末３から返送される先頭のフレームデータが既に各メモリ１６に記憶される時間、即ち５ビットシフト後に各メモリ１６の内容を一斉に読みだしＤＳＵ２へ送信するようにしたものである。

【００１０】図２は、各ＤＰＬＬ回路におけるクロック信号ａ１〜ａ８，ｂの生成状況を示すタイミングチャートである。 ここで、ＤＳＵ２或いは各端末３から到来するフレームデータは図２（ａ）に示すようなＡＭＩ信号となっており、このＡＭＩ信号は各Ｉ／Ｆ回路において同図（ｂ），（ｃ）のような受信フレームＲＡ，ＲＢとして取り出される。 この取り出された受信フレームのフレーミングビットを検出するために、本実施例の各ＤＰ
ＬＬ回路ではそれぞれ対応するＩ／Ｆ回路からの受信フレームＲＡに同期したクロック信号ａ１〜ａ８，ｂを生成する［図２（ｄ）］。 即ち、受信フレームＲＡを図２
（ｅ）のように拡大して考えると、（ｆ）に示すような発振器２２からのクロック信号ｃを計数する内蔵の１６
進カウンタを設けて受信フレームＲＡの立ち上がり時にこれをリセット［図２（ｇ）］する。 この内蔵カウンタはその最大カウントに要する時間が受信フレームＲＡのパルス幅とほぼ等しくなるように設定されており、リセット後にクロック信号ｃにより計数されてその値がほぼ中間値に達したときにクロック信号ａ１〜ａ８，ｂを発生させるようにする［図２（ｈ）］。 このように内蔵カウンタを制御することにより、それぞれの受信フレームＲＡのほぼ中間時点においてクロック信号ａ１〜ａ８，
ｂがそれぞれ出力され、この結果、受信フレーム中のフレーミングビットが検出される。

【００１１】次に図３は、本装置の配設状況を示す図である。 ここで、ＤＳＵ２と本装置１０間を配設するバス４の長さをＬ１とし、本装置１０と端末３ ₁間，本装置１０と端末３ ₂間及び本装置１０と端末３ ₈間をそれぞれ短い線路（長さＬ２），やや長い線路（長さＬ３），
長い線路（長さＬ４）で接続とした場合、同図の〜
地点におけるフレームデータの波形は図４の（ａ），
（ｃ），（ｄ），（ｅ），（ｆ）に示す波形に対応している。 なお図４において、Ｆはフレーミングビット、Ｌ
はＤＣバランス用ビット、ＤはＤチャネル用ビット、Ｅ
はＤチャネルのエコー用ビット、Ｂ１，Ｂ２はそれぞれＢ１，Ｂ２チャネル用ビットであることを示している。
即ち、図４（ａ）に示す地点におけるＤＳＵ２のフレームデータ波形に対し、各端末３では２ビットのオフセットの後、図４（ｂ）に示すフレームデータを返送するが、この場合、端末３ ₁では線路長（Ｌ１＋Ｌ２）によりＤＳＵ２のフレームデータの到来が遅れるため、地点における端末３ ₁による返送フレームデータは図４
（ｃ）のように遅れて出力される。 また、地点における端末３ ₂による返送フレームデータは、線路長がさらに長くなるため、図４（ｄ）に示すようにさらに遅れて出力される。 さらに、地点における端末３ ₈による返送フレームデータは、線路長がかなり長くなるため、図４（ｅ）に示すようにかなり遅れて出力される。

【００１２】この結果、最も遅れて出力される端末３ ₈
による返送フレームデータがＤＳＵ２の受信地点に到来するときには、その往復の線路長、即ち（Ｌ１＋Ｌ
４）の２倍の線路長による遅延が生じ、図４（ｆ）に示すようになる。 本実施例では、このような線路長の長短による返送フレームデータの遅延に鑑み、端末側の返送フレームデータの送信開始時点をＤＳＵ２からの送信フレーム受信時点よりも５ビット遅延させて［図４
（ｇ）］、各端末フレームデータを同時にＤＳＵ２側へ送信するようにしたものである。 この結果、本装置と各端末間の線路長は最大５００ｍまで延長可能になり、端末を自在に配置できる。

【００１３】図５は、ＤＳＵ２からの送信フレームデータに対し、各端末３から返送されるフレームデータのメモリ１６への格納状況を示す図である。 上記したように、ＤＳＵ２からの送信フレームデータを受信すると、
そのまま各端末側へ返送すると共に、送信フレームデータの中からフレーミングビットを検出すると、５ビットシフト回路１９を作動させる。 一方、送信フレームデータに対し各端末３からは２ビットオフセット時間に各線路長による遅れ時間が加算された時間の経過後、フレームデータが返送され、それぞれ各メモリ１６の先頭アドレスから順次記憶される。 即ち、図３に示す短かい線路長の端末３ ₁からのフレームデータは最先にメモリ１６
₁へ書き込まれ、長い線路長の端末３ ₈からのフレームデータ遅れてメモリ１６ ₈へ書き込まれる。 したがって、上記５ビットシフト回路１９の動作完了までには、
メモリ１６ ₁にはより多くのフレームデータが書き込まれ、逆にメモリ１６ ₈に書き込まれるデータ量は少ない。 そして、５ビットシフト回路１９によるシフト動作が完了すると、カウンタ２０からのアドレス信号ＡＤＲ
により各メモリ回路１６の内容が同時に先頭アドレスから読み出されてオア回路２１を介し、ＤＳＵ２側へ送信される。

【００１４】

【発明の効果】以上説明したように、本発明によれば、
ＤＳＵから送信されるフレームデータの中からフレーム同期用ビットが検出されると、ビットシフト手段により所定のビットシフトが行われ、この間に複数のメモリに格納されている複数の端末からの返送フレームデータが上記ビットシフトの終了出力に応じ同時に読み出されてＤＳＵへ返送されるため、各端末を線路長に無関係に自在に配置し、各端末からＤＳＵへの返送フレームデータ間に遅れによるタイミングのずれが生じた場合でも、これらのタイミングのずれが吸収され、したがってデータ伝送上のエラーを回避できるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るＩＳＤＮ集線装置の一実施例を示すブロック図である。

【図２】上記装置を介して送受されるフレームデータを抽出するクロック信号のタイミングチャートである。

【図３】上記装置の配設状況を示す図である。

【図４】上記フレームデータの遅延状況を示すタイミングチャートである。

【図５】上記装置内のメモリに記憶されるフレームデータの記憶状況を示す図である。

【図６】ＩＮＳネット６４の構成図である。

【図７】ＩＮＳネット６４に用いられる送受信フレームデータのタイミングチャートである。

【符号の説明】

１ ＩＳＤＮ回線 ２ ＤＳＵ ３ 端末 ４ バス １１，１２ ₁ 〜１２ ₈ Ｉ／Ｆ回路 １３ ₁ 〜１３ ₈ ，１７ ＤＰＬＬ回路 １４ ₁ 〜１４ ₈ ，１８ フレーミングビット検出回路 １５ ₁ 〜１５ ₈ ，２０ カウンタ １６ ₁ 〜１６ ₈メモリ １９ ５ビットシフト回路 ２１ オア回路