时间触发机制工业以太网交换机设备
阅读：446发布：2020-05-08
专利汇可以提供时间触发机制工业以太网交换机设备专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种时间触发机制工业以太网交换机设备，包括：以太网交换处理单元，用于根据转发规则处理并且转发以太网数据；存储单元，用于记录设备工作日志信息、故障信息以及保存设备配置文件；辅助单元，用于提供 实时时钟 以及 温度 监控； 接口 单元，用于控制以太网数据流的输入和输出；以及中央处理单元，与所述以太网交换处理单元、所述存储单元、所述辅助单元、所述接口单元连接，用于配置、管理、监控上述单元以实现电气功能。，下面是时间触发机制工业以太网交换机设备专利的具体信息内容。
1.一种时间触发机制工业以太网交换机设备，包括：
以太网交换处理单元，用于根据转发规则处理并且转发以太网数据；
存储单元，用于记录设备工作日志信息、故障信息以及保存设备配置文件；
辅助单元，用于提供实时时钟以及温度监控；
接口单元，用于控制以太网数据流的输入和输出；以及
中央处理单元，与所述以太网交换处理单元、所述存储单元、所述辅助单元、所述接口单元连接，用于配置、管理、监控上述单元以实现电气功能。
2.根据权利要求1所述的时间触发机制工业以太网交换机设备，还包括：
供电单元，配置有双冗余结构的两路电源转换单元，用于将外部输入电源转换为供各个所述单元工作的电压输入。
3.根据权利要求2所述的时间触发机制工业以太网交换机设备，其中，所述两路电源转换单元还用于将掉电监控信号提供给所述中央处理单元，以便所述中央处理单元实时监控所述掉电监控信号的状态，以使得在一路电源出现故障时及时处理并将信息上报给设备。
4.根据权利要求1所述的时间触发机制工业以太网交换机设备，其中，所述中央处理单元，包括：
看门狗复位电路，用于根据中央处理器提供的喂狗信号，同时监测所述以太网交换处理单元的供电情况，以使得在检测到电压跌落或没有喂狗信号输入时，输出全局复位信号；
JTAG接口电路，用于支持中央处理器所使用的程序的下载、单步指令执行、监测内部寄存器状态；
闪存电路，用于支持存储中央处理器所使用的程序和数据的闪存；
内存电路，用于支持存储中央处理器所使用的程序的内存；
时钟电路，用于支持时钟发生器以向所述中央处理单元、所述以太网交换处理单元提供时钟信号；以及
中央处理器，与所述看门狗复位电路、所述JTAG接口电路、所述闪存电路、所述内存电路以及所述时钟电路连接，用于配置、管理、监控上述电路以实现电路功能。
5.根据权利要求4所述的时间触发机制工业以太网交换机设备，其中，所述时钟电路用于支持时钟发生器向所述中央处理单元提供一路参考时钟输入供网口使用，两路时钟供中央处理器作为系统工作时钟，以及向所述以太网交换处理单元提供高精度的时钟基准输入。
6.根据权利要求1所述的时间触发机制工业以太网交换机设备，其中，所述以太网交换处理单元，包括：
FPGA交换处理核心，由基于FPGA芯片的IP核构成，用于根据转发规则转发以太网报文；
PHY收发器，与所述FPGA交换处理核心连接，用于扩展多路以太网通讯接口；
FPGA配置及更新电路，用于配置及更新所述FPGA交换处理核心所使用的程序；以及高速缓存RAM，用于缓存经过FPGA交换处理核心处理的以太网数据报文。
7.根据权利要求6所述的时间触发机制工业以太网交换机设备，其中，所述FPGA配置及更新电路，包括：
SPI闪存，用于存储所述FPGA交换处理核心所使用的程序，在所述FPGA交换处理核心断电导致其使用的程序代码清零时，以主SPI模式将所述程序代码加载到所述FPGA交换处理核心的内部RAM；以及
开关缓冲器，用于隔离所述中央处理单元与所述SPI闪存之间的联系，在所述SPI闪存中的程序需要更新时，所述中央处理单元使所述开关缓冲器打开，并利用SPI接口通过所述开关缓冲器直接写入所述SPI闪存；而在所述FPGA交换处理核心读取所述SPI闪存中的程序时，所述开关缓冲器关断，以防止所述中央处理单元影响所述FPGA交换处理核心的读取。
8.根据权利要求6所述的时间触发机制工业以太网交换机设备，其中，所述FPGA交换处理核心，包括：
时钟同步单元，用于与系统中的全局主时钟进行同步，以校对和更新交换机本地的时钟；以及向调度单元提供时间参考；
调度单元，根据调度表，对报文进行调度处理，以在特定的时间窗口接收指定的数据，在特定的时间窗口将报文发往目的端口，保证本地的时间触发服务(TT)数据收发不发生冲突，同时动态地在空闲时间段插入尽力而为服务(BE)数据和其他数据；
时间触发服务(TT)数据处理单元，用于按照所述调度表，在特定的时间窗口内接收时间触发服务数据，并将接收到的时间触发服务数据在特定时间窗口内转发到特定的接收端口；
尽力而为服务(BE)数据处理单元，用于按照所述调度表，在未被时间触发服务数据占用的时间窗口内接收尽力而为服务数据，并按照QOS优先级规则进行转发；以及包解析单元，用于对于进入的报文进行解析、分类，并对于发出的报文进行封包处理。
9.根据权利要求1所述的时间触发机制工业以太网交换机设备，其中，所述存储单元，包括：
应用数据存储单元，由设置在中央处理器本地地址总线上的闪存构成，用于存储用户数据、日志记录信息、交换机配置文件；以及
故障记录功能单元，由设置在中央处理器的SPI总线上的铁电存储器(Fram)构成，用于记录交换机设备工作过程中的故障日志。
10.根据权利要求1所述的时间触发机制工业以太网交换机设备，其中，所述辅助单元，包括：
温度传感器，设置在中央处理器的IIC接口，用于环境温度实时监控、过温度报警输出；
实时时钟芯片，设置在中央处理器的IIC接口，用于在设备掉电时确保时间信息不丢失，保证日志记录参考时间的连续性。
时间触发机制工业以太网交换机设备
技术领域
[0001] 本发明涉及以太网通讯领域，特别是涉及一种时间触发机制工业以太网交换机设备，可应用于轨道交通领域以及其他类似工业领域。
背景技术
[0002] 传统的工业以太网交换机，工作时是所有的网络终端共享传输带宽，整个交换网络基于事件触发的机制，各个终端节点的报文到达交换机端口的时刻不确定，优先级高的优先处理，优先级低排队等待，服务质量得不到保证，传输延迟、抖动比较大、网络流量大时，冲突频繁，网络带宽利用率低。
[0003] 另外，一般工业交换机机都不具备智能故障诊断及记录功能，在发生故障后，没有故障日志记录，无法进行故障时刻的回溯，以及平时网络通讯状态查看。并且，一般工业交换机可靠性不高，内部关键电路没有进行冗余设计，导致整体产品可靠性较低。CPU运算能力低，CPU功耗及发热比较大，产品生命周期短。
发明内容
[0004] 鉴于以上问题，本发明提供了一种基于时间触发机制的工业以太网交换机设备，其支持基于IEEE 1588v2的时间同步算法，实现了高精度的时钟同步技术，将网络带宽划分为多个周期时隙。具有严格实时性要求的数据在划分好的时隙内传输，每一个数据帧均严格按照系统全局调度在确定的时间点发送、转发和接收，避免了出现网络拥塞、排队、冲突，使数据帧准确地实现端到端的传输，拥有极高的网络传输精度，系统调度规定了系统中所有设备在每个时隙的运作方式，设备严格按照系统调度算法静态生成的调度表执行操作。在不需要传输高实时时间触发服务(Time Triggered)数据的时隙里，网络带宽可以用来传输普通以太网数据帧，即尽力而为服务(Best Effort)数据，兼容普通网络设备，从而提高了网络利用率，在性能指标上面，传输延迟可控，带宽利用率达到95％。
[0005] 另外，本发明的交换机设备，设计有故障及日志记录功能，可对正常工作中的上下电起停、网络通讯状态、流量监控信息、各种异常故障等信息进行记录存储，掉电后不消失，可以用于故障发生后进行回溯，同时交换机设备还设计有温度监控和实时时钟功能，可实现环境温度实时监控、过温度报警输出，和断电时间保持。并且，交换机设备的电源具备双冗余设计，有效提高产品的整体可靠性，同时选用高性能Powerpc处理器，CPU功耗和发热都有改善，产品生命周期长达20年以上，特别适用于严酷的工业现场环境下使用。
[0006] 具体地，根据本发明的一方面，提供了一种时间触发机制工业以太网交换机设备，包括：
[0007] 以太网交换处理单元，用于根据转发规则处理并且转发以太网数据；
[0008] 存储单元，用于记录设备工作日志信息、故障信息以及保存设备配置文件；
[0009] 辅助单元，用于提供实时时钟以及温度监控；
[0011] 中央处理单元，与所述以太网交换处理单元、所述存储单元、所述辅助单元、所述接口单元连接，用于配置、管理、监控上述单元以实现电气功能。
[0012] 在实施例中，本发明的时间触发机制工业以太网交换机设备，还包括：
[0015] 在实施例中，所述中央处理单元，包括：
[0017] JTAG接口电路，用于支持中央处理器所使用的程序的下载、单步指令执行、监测内部寄存器状态；
[0018] 闪存电路，用于支持存储中央处理器所使用的程序和数据的闪存；
[0019] 内存电路，用于支持存储中央处理器所使用的程序的内存；
[0020] 时钟电路，用于支持时钟发生器以向所述中央处理单元、所述以太网交换处理单元提供时钟信号；以及
[0021] 中央处理器，与所述看门狗复位电路、所述JTAG接口电路、所述闪存电路、所述内存电路以及所述时钟电路连接，用于配置、管理、监控上述电路以实现电路功能。
[0022] 在实施例中，所述时钟电路用于支持时钟发生器向所述中央处理单元提供一路参考时钟输入供网口使用，两路时钟供中央处理器作为系统工作时钟，以及向所述以太网交换处理单元提供高精度的时钟基准输入。
[0023] 在实施例中，所述以太网交换处理单元，包括：
[0024] FPGA交换处理核心，由基于FPGA芯片的IP核构成，用于根据转发规则转发以太网报文；
[0025] PHY收发器，与所述FPGA交换处理核心连接，用于扩展多路以太网通讯接口；
[0026] FPGA配置及更新电路，用于配置及更新所述FPGA交换处理核心所使用的程序；以及
[0027] 高速缓存RAM，用于缓存经过FPGA交换处理核心处理的以太网数据报文。
[0028] 在实施例中，所述FPGA配置及更新电路，包括：
[0029] SPI闪存，用于存储所述FPGA交换处理核心所使用的程序，在所述FPGA交换处理核心断电导致其使用的程序代码清零时，以主SPI模式将所述程序代码加载到所述FPGA交换处理核心的内部RAM；以及
[0030] 开关缓冲器，用于隔离所述中央处理单元与所述SPI闪存之间的联系，在所述SPI闪存中的程序需要更新时，所述中央处理单元使所述开关缓冲器打开，并利用SPI接口通过所述开关缓冲器直接写入所述SPI闪存；而在所述FPGA交换处理核心读取所述SPI闪存中的程序时，所述开关缓冲器关断，以防止所述中央处理单元影响所述FPGA交换处理核心的读取。
[0031] 在实施例中，所述FPGA交换处理核心，包括：
[0032] 时钟同步单元，用于与系统中的全局主时钟进行同步，以校对和更新交换机本地的时钟；以及向调度单元提供时间参考；
[0033] 调度单元，根据调度表，对报文进行调度处理，以在特定的时间窗口接收指定的数据，在特定的时间窗口将报文发往目的端口，保证本地的时间触发服务(TT)数据收发不发生冲突，同时动态地在空闲时间段插入尽力而为服务(BE)数据和其他数据；
[0035] 尽力而为服务(BE)数据处理单元，用于按照所述调度表，在未被时间触发服务数据占用的时间窗口内接收尽力而为服务数据，并按照QOS优先级规则进行转发；以及[0036] 包解析单元，用于对于进入的报文进行解析、分类，并对于发出的报文进行封包处理。
[0037] 在实施例中，所述存储单元，包括：
[0038] 应用数据存储单元，由设置在中央处理器本地地址总线上的闪存构成，用于存储用户数据、日志记录信息、交换机配置文件；以及
[0040] 在实施例中，所述辅助单元，包括：
[0042] 实时时钟芯片，设置在中央处理器的IIC接口，用于在设备掉电时确保时间信息不丢失，保证日志记录参考时间的连续性。
[0043] 本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及说明书附图中所特别指出的结构来实现和获得。
附图说明
[0044] 附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。
[0045] 图1示出根据本发明实施例的时间触发机制工业以太网交换机设备的系统结构框图。
[0046] 图2示出根据本发明实施例的时间触发机制工业以太网交换机设备的供电单元的原理图。
[0047] 图3示出根据本发明实施例的时间触发机制工业以太网交换机设备的中央处[0048] -4-理单元的结构框图。
[0049] 图4示出根据本发明实施例的时间触发机制工业以太网交换机设备的看门狗复位电路的原理图。
[0050] 图5示出根据本发明实施例的时间触发机制工业以太网交换机设备的时钟电路的原理图。
[0051] 图6示出根据本发明实施例的时间触发机制工业以太网交换机设备的以太网交换处理单元的结构框图。
[0052] 图7示出根据本发明实施例的时间触发机制工业以太网交换机设备的FPGA配置及更新电路的结构框图。
[0053] 图8示出根据本发明实施例的时间触发机制工业以太网交换机设备的FPGA交换处理核心的结构框图。
[0054] 图9示出根据本发明实施例的时间触发机制工业以太网交换机设备转发数据流的示意图。
[0055] 图10示出根据本发明实施例的时间触发机制工业以太网交换机设备的存储单元的结构框图。
[0056] 图11示出根据本发明实施例的时间触发机制工业以太网交换机设备的辅助单元的结构框图。
具体实施方式
[0057] 以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
[0058] 同时，在以下说明中，出于解释的目的而阐述了许多具体细节，以提供对本发明实施例的彻底理解。然而，对本领域的技术人员来说显而易见的是，本发明可以不必用这里的具体细节或者所描述的特定方式来实施。
[0059] 图1示出根据本发明实施例的时间触发机制工业以太网交换机设备的系统结构框图。如图1所示，本发明提供了一种时间触发机制工业以太网交换机设备，包括：以太网交换处理单元，用于根据转发规则处理并且转发以太网数据；存储单元，用于记录设备工作日志信息、故障信息以及保存设备配置文件；辅助单元，用于提供实时时钟以及温度监控；接口单元，用于控制以太网数据流的输入和输出；中央处理单元，与所述以太网交换处理单元、所述存储单元、所述辅助单元、所述接口单元连接，用于配置、管理、监控上述单元以实现电气功能；以及供电单元，负责整个交换机系统供电。
[0060] 以下结合附图进一步说明根据本发明实施例的时间触发机制工业以太网交换机设备的各个功能单元的工作原理或结构。
[0061] 具体地，图2示出根据本发明实施例的时间触发机制工业以太网交换机设备的供电单元的原理图。
[0062] 如图2所示，供电单元配置有双冗余结构的两路电源转换单元，用于将外部输入电源转换为供各个所述单元工作的电压输入。具体地，供电单元将外部输入的DC110V电压转换为供其它单元电路工作的电压输入，电源转换单元采用双冗余结构，即设计有两套功能一样的转换电路，合并输出，单路供电能力为5V/3A，具有输入过压保护、过流保护、输入防反接等功能，正常工作时互为备份，当有一路电源失效，另一路备用电源启动工作。同时两路电源转换电路还有输出掉电监控信号提供给中央处理单元的CPU，CPU实时监控该信号状态，当出现一路电源故障，可迅速处理，将信息上报给系统。
[0063] 图3示出根据本发明实施例的时间触发机制工业以太网交换机设备的中央处理单元的结构框图。如图3所示，中央处理单元包括：
[0064] 看门狗复位电路，用于根据中央处理器提供的喂狗信号，同时监测所述以太网交换处理单元的供电情况，以使得在检测到电压跌落或没有喂狗信号输入时，输出全局复位信号；
[0065] JTAG接口电路，用于支持中央处理器所使用的程序的下载、单步指令执行、监测内部寄存器状态；
[0066] 闪存电路，用于支持存储中央处理器所使用的程序和数据的闪存；
[0067] 内存电路，用于支持存储中央处理器所使用的程序的内存；
[0068] 时钟电路，用于支持时钟发生器以向所述中央处理单元、所述以太网交换处理单元提供时钟信号；以及
[0069] 中央处理器，与所述看门狗复位电路、所述JTAG接口电路、所述闪存电路、所述内存电路以及所述时钟电路连接，用于配置、管理、监控上述电路以实现电路功能。
[0070] 在一个实施例中，中央处理器采用Freescale公司PowerPC架构32位高性能工业级处理器，其集成有一个高性能的e500v2内核，主频最高可达800MHz，具有高主频低功耗的特点，能够有效降低CPU功耗和系统发热，并且CPU运算能力大幅提高，产品生命周期也有所增长。
[0071] 图4示出根据本发明实施例的时间触发机制工业以太网交换机设备的看门狗复位电路的原理图。如图4所示，在看门狗复位电路中，复位对象主要包括中央处理单元、以太网交换处理单元、存储单元及其他需要复位的外围电路单元。JTAG仿真器接适用于下载程序、仿真调试接口，TRST#是仿真器输出的复位信号(低电平有效)，其与看门狗输出的复位信号POReset(低电平有效)，经过与门逻辑输出为复位信号Rst#。在优选实施例中，看门狗电路芯片为MAX6751，可同时监视1.2V和3.3V电源，这两路分别是以太网交换处理单元的FPGA核心的内核电压和IO电压，可以随时监控FPGA芯片的供电情况。看门狗芯片的喂狗信号由处理器提供，间接监控处理器的运行情况。当看门狗检测电压跌落或处理器跑飞(没有喂狗信号输入)，看门狗芯片输出复位信号，复位整板功能电路，起到保护作用，增强系统运行可靠性，同时仿真器连接JTAG接口，进行程序下载或仿真调试时，也可以输出复位信号，复位整个系统。
[0072] 图5示出根据本发明实施例的时间触发机制工业以太网交换机设备的时钟电路的原理图。如图5所示，时钟电路用于支持时钟发生器向中央处理单元提供一路参考时钟输入供网口使用，两路时钟供中央处理器作为系统工作时钟，以及向所述以太网交换处理单元(包括FPGA交换处理核心和PHY物理层收发器)提供高精度的时钟基准输入。
[0073] 具体地，中央处理单元工作需要一路125MHz的参考时钟输入EC_GTX_CLK供给网口使用，两路66.667MHz时钟供给处理器作为系统工作时钟。
[0074] 交换处理单元中的FPGA交换处理核心、PHY物理层收发器芯片各需要一路25MHz时钟输入，时钟精度±50ppm，占空比为40％～60％。输入FPGA交换处理核心中的时钟可为处理核心中的数字电路部分提供时钟参考，同时还为时间同步单元的工作，提供高精度时钟基准，可以减小同步误差，实现更准确的任务调度。输入PHY收发器的时钟可为芯片内部数字部分工作提供时钟参考。
[0075] 以上时钟均由时钟电路的时钟发生器芯片提供，在一个实施例中，时钟发生器选用Silicon公司的型号为Si5335B芯片，该芯片具有输出时钟精度高、全温度范围内时钟抖动小(工业级、可在-40℃～85℃环境温度下工作，输出时钟的抖动只有0.7ps)。由一路25MHz晶振提供基准时钟输入信号，经过内部锁相环PLL倍频处理转换为其他芯片的时钟输入信号。
[0076] 图6示出根据本发明实施例的时间触发机制工业以太网交换机设备的以太网交换处理单元的结构框图。如图6所示，以太网交换处理单元，包括：
[0077] FPGA交换处理核心，由基于FPGA芯片的IP核构成，用于根据转发规则转发以太网报文；
[0078] PHY收发器，与所述FPGA交换处理核心连接，用于扩展多路以太网通讯接口；
[0079] FPGA配置及更新电路，用于配置及更新所述FPGA交换处理核心所使用的程序；以及
[0080] 高速缓存RAM，用于缓存经过FPGA交换处理核心处理的以太网数据报文。
[0081] 进一步地，图7示出根据本发明实施例的时间触发机制工业以太网交换机设备的FPGA配置及更新电路的结构框图。如图7所示，在实施例中，所述FPGA配置及更新电路，包括：
[0082] SPI闪存，用于存储所述FPGA交换处理核心所使用的程序，在所述FPGA交换处理核心断电导致其使用的程序代码清零时，以主SPI模式将所述程序代码加载到所述FPGA交换处理核心的内部RAM；以及
[0083] 开关缓冲器(buffer)，用于隔离所述中央处理单元与所述SPI闪存之间的联系，在所述SPI闪存中的程序需要更新时，所述中央处理单元使所述开关缓冲器打开，并利用SPI接口通过所述开关缓冲器直接写入所述SPI闪存；而在所述FPGA交换处理核心读取所述SPI闪存中的程序时，所述开关缓冲器关断，以防止所述中央处理单元影响所述FPGA交换处理核心的读取。
[0084] 具体地，FPGA芯片的IP核程序存储在外置的SPI闪存芯片中，FPGA加载程序的方式设置成主SPI模式，FPGA程序代码断电后清零，因此每次上电FPGA都要从SPI闪存芯片中的主动把IP核程序代码加载到FPGA内部的RAM中，实现FPGA上电加载配置。
[0085] SPI闪存中的程序更新通常是通过外部JTAG仿真器接口进行，而本发明提供了一种通过远程更新FPGA程序的方式，即利用SPI接口直接写入SPI闪存中，处理器的SPI接口通过开关缓冲器(Buffer)直接写入SPI闪存。
[0086] 具体地，中央处理单元和FPGA均可以访问SPI闪存，信号缓冲器设置在靠近中央处理单元一侧，相当于一个开关，FPGA在每次上电时会自动读取SPI闪存里的程序，然后运行，这时开关缓冲器关断，防止中央处理单元影响FPGA的读取操作。当中央处理单元需要更新SPI闪存里的程序时，则使开关缓冲器打开，同时中央处理单元通过控制信号通知FPGA禁止访问SPI闪存，直到更新结束，然后关断开关缓冲器，同时FPGA会重新读取SPI闪存已经更新的程序。
[0087] 配置程序可以是上位机通过本发明装置的维护端口传入，也可以来自网络通讯端口传入。
[0088] 图8示出根据本发明实施例的时间触发机制工业以太网交换机设备的FPGA交换处理核心的结构框图。如图8所示，所述FPGA交换处理核心，包括：
[0089] 时钟同步单元，用于与系统中的全局主时钟进行同步，以校对和更新交换机本地的时钟；以及向调度单元提供时间参考；
[0090] 调度单元，根据调度表，对报文进行调度处理，以在特定的时间窗口接收指定的数据，在特定的时间窗口将报文发往目的端口，保证本地的时间触发服务(TT)数据收发不发生冲突，同时动态地在空闲时间段插入尽力而为服务(BE)数据和其他数据；
[0091] 时间触发服务(TT)数据处理单元，用于按照所述调度表，在特定的时间窗口内接收时间触发服务数据，并将接收到的时间触发服务数据在特定时间窗口内转发到特定的接收端口；
[0092] 尽力而为服务(BE)数据处理单元，用于按照所述调度表，在未被时间触发服务数据占用的时间窗口内接收尽力而为服务数据，并按照QOS优先级规则进行转发；以及[0093] 包解析单元，用于对于进入的报文进行解析、分类(TT数据或BE数据)，并对于发出的报文进行封包处理。
[0094] 在具体实施例中，该IP核提供16路千兆MAC，与外部PHY收发器相连可扩展出16路1000M/100M/10M以太网通讯接口，该IP核可与外部CPU通过PCIe2.0x2接口通信，以及SMI接口(Serial Management Interface)用于配置管理外部PHY收发器的工作，同时输出网口通讯状态信息，用于点亮外部LED指示灯信号。其中，SGMII即Serial GMII，千兆以太网物理层接口模式。
[0095] 图8中，交换处理单元的IP核的时钟同步单元用于与系统中的全局主时钟进行对时(同步)，同步的方法基于IEEE1588v2标准中时间同步机制，校对和更新交换机本地的时钟。具体地，通过报文的入口时刻和出口时刻的时间戳之差，计算数据报文在交换机内的驻留时间，同时修改同步报文中的延时，终端设备接收到同步报文后，与全局主时钟进行对时(同步)，更新终端设备的本地时钟。并且，时钟同步单元还向调度单元工作提供时间参考。
[0096] 在本发明的基于时间触发的以太网交换机设备中将以太网数据流分为两类：一类为有严格实时性要求的时间触发TT数据，另一类为非实时的基于事件触发BE数据。TT数据和BE数据通过定义以太网数据帧头种特殊字段ID加以区份，TT数据流在交换机中进行配置，整个系统会对系统中全部的TT数据进行全局(全局是指多个交换机，还包括交换机连接的所有终端)的调度管理来保证TT数据不发生冲突，生成的系统调度表分发至系统中的所有设备，数据的发送端严格按照本地存储的调度表，在确定的时间将数据发送出去；交换机按照本地存储的调度表，在确定的时间内接受指定的数据，在确定的时间内将数据发往目的端口，交换内核的调度表由处理器生成及更新，同时处理器还用于管理和配置交换内核的工作。
[0097] 交换机转发数据时，在所有接收端口设置接收时间窗口，在特定时间窗口内接收TT数据,在时间窗口外接收到的TT数据认为非法。交换设备根据预先离线计算好的调度表，将接收的到TT数据报文在特定的时间内转发到特定的端口。那些未被TT数据占用的带宽可以动态的分配给BE数据流，BE的数据流遵循普通以太网存储转发的原则，按照普通以太网的QOS优先级规则进行转发。因调度表需要，某些时刻需缓存接收到的大量BE数据包，以便留出带宽发送TT数据首先进入缓存队列，FPGA外部设计有高速缓存RAM，用于存储这些数据包。
[0098] 进一步地，图9示出根据本发明实施例的时间触发机制工业以太网交换机设备转发数据流的示意图。如图9所示，数据流1、数据流2分别经由节点1和节点2分发给交换机进行交换处理，其中NT1和NT2分别是节点1、节点2发送的TT数据，数据流3是交换机经过处理后转发给节点3的数据流。
[0099] 图10示出根据本发明实施例的时间触发机制工业以太网交换机设备的存储单元的结构框图。如图10所示，该存储单元设计有两部分功能电路：应用数据存储单元电路，使用一片32MB容量的并行Flash芯片，设置在CPU本地地址总线上，提供给用户使用，可用于存储用户数据、日志记录信息、交换机配置文件等；故障记录功能电路，采用一片512Kbit容量的SPI接口铁电存储器Fram，设置在CPU的SPI总线上，用于记录交换机的工作过程中故障日志，实现智能诊断，可对正常工作中的上下电起停、网络通讯状态、流量监控信息、电源掉电等各种异常故障信息进行记录存储，掉电后不消失，可以用于故障发生后进行回溯，或日常监控分析。
[0100] 图11示出根据本发明实施例的时间触发机制工业以太网交换机设备的辅助单元的结构框图。如图11所示，辅助单元主要实现：温度监控功能和实时时钟功能。具体地，CPU的IIC接口设置有一路温度传感器，可实现环境温度实时监控、过温度报警输出，防止在工业高温环境下或者故障情况下，瞬时温度过高烧坏设备；以及一路实时时钟芯片，用于配合日志记录功能，设备掉电，时间信息不丢失，保证事件记录参考时间的连续性。
[0101] 综上所述，本发明提供了一种时间触发机制工业以太网交换机设备，其具有以下有益效果：
[0102] 1、采用freescale公司的超标量架构，高主频低功耗内核处理器整个交换芯片控制核心，相比X86系列处理器具有更低功耗，有利于散热，相比ARM系列处理器，具有更长的芯片生命周期；
[0103] 2、内部转换电源采用双冗余设计，互为备份，其中一路失效，不影响整个装置正常工作，产品的可靠性大幅提升；
[0104] 3、具有故障日志记录功能，可对正常工作中的上下电起停、网络通讯状态、流量监控信息、各种异常故障等信息进行记录存储，掉电后不消失，可以用于故障发生后进行回溯。
[0105] 4、交换处理IP核，除具备通用普通以太网交换功能外，还实现了高精度的时间同步技术，将网络带宽划分为一个个的周期时隙。高要求的实时数据在划分好的时隙中传输，每一个数据帧都严格按照系统全局调度在确定的时间点发送，转发和接收，避免了出现网络拥塞、排队、冲突，是数据帧准确的实现端到端的传输，拥有极高的网络传输精度，系统调度规定了系统中所有设备在每个时隙的运作方式，设备严格按照系统调度算法静态生成的调度表执行操作。在不需要传输高实时TT数据的时隙里，网络可以用来传输普通以太网数据帧(BE)，兼容普通网络设备，提高网络利用率。
[0106] 5、本发明的交换机设计有环境温度实时监控功能，过温度报警输出，以及断电时间保持功能。
[0107] 6、本发明实施方式可以采用的芯片和元器件型号包括但并不限于上述优选实施方式中记载和选用的具体型号，能够实现相同或者相似功能的其它公司或其它型号芯片和元器件替换也应当属于本发明的保护范围。例如，在主处理器方面，有基于X86系列CPU或是ARM系列CPU的技术替代方案，X86系列具有便利而强大的技术支持，非常方便进行系统的集成开发，但是功耗较大影响了系统的稳定性；ARM系列处理器解决了X86系列CPU功耗大，发热量高的问题，大大提高了系统的稳定性，由于ARM技术最早是在商业领域应用，产品的更新换代很快，在工业应用中无法保证较长的生命周期。在产品性能方面，为提高数据传输的实时性、可靠性，最直接的技术替代方案是提高网络带宽，这样实际上是增加设备成本，以牺牲带宽利用率，降低网络传输的排队、冲突，达到数据传输的低延迟、低抖动。本发明中使用FPGA芯片IP核的方式实现交换处理核心单元，可实现时间同步及确定性以太网交换功能，不排除使用其他ASIC芯片也能实现相同功能，目前能实现该技术专用ASIC芯片实现的功能比较单一，且软硬件扩展能力差。
[0108] 应该理解的是，本发明所公开的实施例不限于这里所公开的特定处理步骤或材料，而应当延伸到相关领域的普通技术人员所理解的这些特征的等同替代。还应当理解的是，在此使用的术语仅用于描述特定实施例的目的，而并不意味着限制。
[0109] 说明书中提到的“实施例”意指结合实施例描述的特定特征、或特性包括在本发明的至少一个实施例中。因此，说明书通篇各个地方出现的短语“实施例”并不一定均指同一个实施例。
[0110] 本领域的技术人员应该明白，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。本领域的技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
[0111] 结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM或技术领域内所公知的任意其它形式的存储介质中。
[0112] 虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。
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