Dc drift compensation circuit
专利汇可以提供Dc drift compensation circuit专利检索，专利查询，专利分析的服务。并且PURPOSE: To compensate a DC drift of a delay detection circuit automatically and quickly by detecting an error signal between an output signal after delay detection and a desired signal and using a drift estimate circuit to cancel the correlation between the error signal and an input signal to the delay detection circuit so as to implement drift compensation.
CONSTITUTION: An output signal from a quasi-synchronization detection circuit is inputted to a base band processing delay detection circuit from an input terminal 37 via a DC amplifier. After the input signal from the input terminal 37 is inputted to a DC drift compensation circuit comprising a full adder circuit, the signal is inputted to a differential phase detection circuit 40, from which a phase difference signal in one symbol is outputted. The phase difference signal is inputted to a subtractor 44, the result of identification of the phase difference signal of an identification circuit 43 becomes an input signal to other subtractor circuit 41 and outputs an error signal being the difference. The correlation between the error signal and the signal delayed by one symbol at the circuit 40 is calculated by a multiplier circuit 45 and simultaneously the correlation between a complex conjugate value of the error signal and the input signal to the circuit 40 is calculated by a multiplier circuit 47. Output signals from the circuits 45, 47 are added by an adder 48, weighted by a weighting circuit 49 and the result is outputted to an adder circuit 39 via an accumulation circuit 50 as a revision of a drift compensation value.
COPYRIGHT: (C)1994,JPO&Japio，下面是Dc drift compensation circuit专利的具体信息内容。
加算回路に印加することを特徴とする直流ドリフト補償回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタル信号伝送における復調装置において、ベースバンド帯の直流増幅器により発生する直流ドリフトを補償する遅延検波回路に関するものである。
【０００２】
【従来の技術】ベースバンド帯において実現される遅延検波回路は、ＩＦ（Intermediate Frequency) 帯の変調信号を一旦、直交準同期検波回路によりベースバンド帯に変換した後、一シンボル間の位相差を検出する構成となる。 検波器回路構成を図３に示す。 同図において１は入力端子、２は出力端子、３は分配器、４は局部発信器、５は９０度移相器、６，７は直流増幅器、８，９は乗算器、１０は差動位相検出回路、１１，１２は低域通過型濾波回路、１３は複素乗算回路、１４は一シンボル遅延回路を示す。
【０００３】図４に複素乗算回路の構成例を示す。 同図において１５−１，１５−２，１６−１，１６−２は入力信号、１７−１，１７−２は出力信号、１８〜２１は乗算回路、２２は反転回路、２３，２４は全加算回路、
２５，２６は全加算回路のキャリー端子を示す。 ベースバンド帯に変換され、直流増幅器を経た変調信号は直流増幅器のドリフト電圧により直流ドリフトを受ける。 直流ドリフトのない変調信号ａ kにドリフトδが加わり、
差動位相検波回路を通過すると次式に示すような信号Ｓ
が出力される。
【０００４】 Ｓ＝(a k +δ)(a k-1 + δ) * ＝a k a * k-1 +δ(a k +a * k-1 )＋δ 2 (1)
【０００５】（１）式に示したように直流ドリフトにより右辺第二、第三項に示される特性劣化が発生するという問題点がある。 従来、この特性劣化を防ぐためにできるかぎり直流ドリフト変動の少ない直流増幅器を使用し、この直流ドリフトがなくなるように調整を行なう事によりこの特性劣化を防止していた。 しかしながら、直流ドリフトは基本的に直流増幅器の温度特性に依存しており環境の変化により変動するため完全な補償は不可能であり、人による調整は製品自体のコストを著しく高騰させるという問題点がある。 一方、別な手段として入力信号の分布の一様性を利用して直流増幅器の出力信号の平均値を求め、直流増幅器の直流ドリフト電圧制御端子、あるいは直流増幅の出力に備えた加算回路にフィードバックをかける事により劣化を補償する方法がある。
構成例を図５に示す。 同図において２７は入力端子、２
８は出力端子、２９，３４は加算回路、３２は重み付け回路、３６は差動位相検波回路、３３は平均値推定回路、３１，３５は一シンボル遅延回路、３０は複素乗算回路を示す。 この方法は人による調整を必要としないが、直流増幅器出力信号の平均値を求めるためには長い間の時間平均を必要とするため、安定するまでに時間がかかると言う問題点がある。 特に、移動無線に使用する携帯器では低消費電力化のために短い通話時間以外では電源が切断されているため、安定化が困難であると言う問題点がある。
【０００６】
【発明が解決しようとする課題】遅延検波回路において、直流増幅器において発生する直流ドリフトが発生し、このドリフトにより遅延検波後の復調特性が劣化すると言う問題点があった。 コストの高騰を招く事なく、
この劣化を補償するために直流増幅器出力信号の平均値を求め直流増幅器のドリフト調整制御端子、あるいは直流増幅器の出力に備えた加算回路にフィードバックをかける方法があるが、直流増幅器出力信号の平均値を求めるには長い時間が必要になるという問題点があった。
【０００７】これらの問題点を鑑み、本発明ではベースバンド帯で実現される遅延検波回路の直流ドリフト補償を自動的かつ迅速に完了するための手段を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するための本発明の特徴は、ベースバンド帯で実現される遅延検波回路の直流ドリフト補償回路において、入力信号に直流ドリフトを加算して補償する第１加算回路と、その出力に接続され１タイムスロット間の位相変化を検出する差動位相検出回路と、該差動位相検出回路の入出力信号から前記第１加算回路への補償信号を出力するドリフト推定回路とを具備し、前記差動位相検出回路は、入力信号を１タイムスロット時間だけ遅延させる第１の遅延回路と、その出力と入力信号とを乗積演算する第１の乗算器より構成され、前記ドリフト推定回路は、前記差動位相検出回路の出力信号を識別する識別回路と、該識別回路の入出力の差を検出する減算回路と、該減算回路の出力と前記差動位相検出回路の入力信号とを乗算する第２
の乗算器と、該乗算器の出力に重み付けを行なう重み付け回路と、その出力を累積する累積回路とを有し、該累積回路は、その出力信号を１タイムスロット時間だけ遅延させる第２の遅延回路と、該遅延回路の入出力を加算する加算回路とを有し、該加算回路の出力を、ドリフト補償信号として前記第１加算回路に印加する直流ドリフト補償回路にある。
【０００９】
【作用】本発明では遅延検波後の出力信号と所望の信号との誤差信号を検出し、この誤差信号と遅延検波回路への入力信号との相関を打ち消す操作をドリフト推定回路により行ないドリフト補償回路にフィードバックすることによりドリフト補償を行なう。 具体的には、誤差信号と遅延検波への入力信号である一シンボル遅延された入力信号との相関値と、誤差信号の複素共役信号と遅延検波へのもう一方の入力信号との相関値の和をもとめる。
この相関値の和に重み付けを施しドリフトの更新値として、累積回路に入力する。 この累積回路の出力信号をドリフトの補償量として入力信号にフィードバックする。
この時直流増幅器出力信号Ｕ kに対してドリフト補償Ｈ
kが施された後、遅延検波される。 この時、所望信号Ｄ
との誤差信号は次式で定義される。
【００１０】 ｅ k ＝D(U k ,U k-1 ,δ)-(U k +δ)(U k-1 + δ) * (2)
【００１１】この場合、差動位相差検出回路の入力Ｙ k
はドリフト電圧と入力信号の和で表される事を考慮して、ドリフト補償量に関して誤差ｅ kの二乗平均の微分を取ると次式に示すようになる。
【００１２】
【数１】
【００１３】従って、最小二乗アルゴリズムによって、
次式に示すドリフト補償量Ｈ kの更新を行なうことによりドリフトの補償が可能になる。
【００１４】 Ｈ k ＝Ｈ k ＋μ（ｅ * k Ｙ k ＋ｅ k Ｙ k-1 ） (4)
【００１５】
【実施例】直流ドリフト補償回路の具体例としてπ／４
−ＱＰＳＫ用遅延検波回路の構成を図１に示す。 同図において３７は入力端子、３８は出力端子、４１，４５，
４７は複素乗算回路、４３は識別回路、４０は差動位相検波回路、３９，４４，４８，５１は加算回路、４２，
５２は一シンボル遅延回路、５０は累積回路を示す。 準同期検波回路の出力信号は直流増幅器を経た後、入力端子３７よりベースバンド処理遅延検波回路に入力される。 入力端子３７よりの入力信号は全加算回路よりなる直流ドリフト補償回路に入力された後、差動位相検波回路４０に入力され一シンボル間の位相差信号を出力する。 この位相差信号は減算器４４に入力され、識別器４
３による位相差信号の識別結果がもう一方の減算回路４
４の入力信号となり、その差が減算回路４４より誤差信号として出力される。 この誤差信号と差動位相差検出回路４０において一シンボル遅延された信号との相関値を複素乗算回路４５により演算し、同時にこの誤差信号の複素共役と差動位相差検出回路４０の入力信号との相関値を複素乗算回路４７により演算する。 複素乗算回路４
５と４７の出力信号を加算回路４８により加算し重み付け回路４９により重み付けされた後、ドリフトの累積回路５０に出力する。 最後に、累積回路からの出力信号をドリフト補償量の更新値としてドリフト補償回路３９に出力する。
【００１６】
【発明の効果】図２に従来技術と本発明の収束特性を示す。 従来技術においては高速性を達成するために次定数を充分に小さくしてあるため収束後においても不安定である。 一方、本発明の回路は従来技術の３分の１程度の時間により収束が完了し、かつ収束後も安定している。
即ち、本発明の直流ドリフト補償回路を備えた遅延検波回路は遅延検波後の誤差信号を用いて直流ドリフトを推定するためにドリフト補償が高速に完了できるという利点がある。
【図１】本発明の実施例の回路を示す。
【図２】本発明の収束特性を従来と比較する図を示す。
【図３】遅延検波回路の構成例を示す。
【図４】複素乗算回路の構成例を示す。
【図５】従来のドリフト補償回路を示す。
１，１５−１，１５−２，１６−１，１６−２，２７，
３７ 入力端子 ２，１７−１，１７−２，２８，３８ 出力端子 ２５，２６ キャリー端子 １１，１２ 低域通過型濾波回路 ３ 分配回路 ５ ９０度移相器 ４ 局部発振器 ６，７ 直流増幅器 １０，３６，４０ 差動位相差検出回路 １３，３０，４１，４５，４７ 複素乗算回路 ８，９，１８，１９，２０，２１ 乗算回路 １４，３１，３５，４２ 遅延回路 ２３，２４，２９，３４，３９，４８，５１ 加算回路 ４４ 減算回路 ４３ 識別器 ３３，５０ 積算回路 ２２ 反転回路 ３２，４９ 重み付け回路
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