디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치{apparatus for generating sync signal in digital TV}

본 발명은 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)에 관한 것으로, 특히 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치에 관한 것이다.

디지털 티브이(Digital TV) 시대와 기존 아날로그 시대가 공존함에 따라 디지털 티브이는 ATSC(Advances Television Systems Committee)의 18가지 포맷의 디지털 영상 스트림뿐만 아니라 아날로그 NTSC(National Television System Committee) 영상도 디지털 신호처리를 통해 포맷 변환해서 디스플레이하고 있다.

기존 NTSC신호를 HD로 포맷변환하여 디스플레이할 때 디스플레이 관련 클럭 및 동기 신호는 ATSC 스트림내에 포함된 프레임 수, 화면 해상도에 따라 결정되며 NTSC신호 및 VGA신호 등을 동일한 해상도로 디스플레이할 경우 같은 디스플레이 클럭 및 동기 신호 생성 구조를 공유하게 된다.

ATSC는 59.94㎐, 60㎐의 두가지 표준화된 디스플레이 모드를 가지므로 디스플레이 클럭도 이에 따른 선택적인 클럭을 가지게 된다.

예를 들면 화면 해상도가 1920*1080인 비월 주사 방식의 디스플레이 모드이고, 수평 동기는 2200클럭, 수직 동기는 562.5라인의 수평 동기신호로 구성될 때디스플레이 클럭은 59.94㎐, 60㎐에 대하여 각각 74.175㎒, 74.25㎒를 갖게 된다.

그러나 종래 기술에 따른 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치는 다음과 같은 문제점이 있다.

첫째, NTSC 비표준 신호들에 대해 디지털 처리를 하는 경우 ATSC 신호일 때와 같이 표준화된 동기신호처리를 하면 여러 가지 문제점이 발생된다.

따라서, 디지털 티브이를 설계할 때 NTSC와 ATSC를 독립적으로 설계하는 경우가 있는데 이럴 경우 NTSC와 ATSC의 두 가지 소스에 대하여 한 시스템에서 통일된 유저 인터페이스를 구현하기가 어렵고 또한 PIP 등의 부가적인 기능을 구현하기도 어렵다.

둘째, 한 시스템에서 입력신호에 관계없이 통일된 분위기의 유저 인터페이스를 구현하기 위해서는 ATSC일 때와 같이 NTSC일 때도 안정된 디스플레이 동기가 보장되어야 한다.

이를 위해 NTSC입력신호에 대해서는 TBC(Time Base Correction)처리를 해서 동기신호를 안정화하는 경우가 있는데 이런 경우 표준 신호에 대해서 TBC단 전후를 통해 주기적인 필드 추월이 발생하게 되고 이에 따른 프레임 비 변화에 따른 동영상에서 시간적인 디스플레이 에러를 감수할 수 밖에 없다.

그러나, 무조건적으로 입력 동기신호에 출력 동기신호를 락(lock)시키면 비표준일 때의 불안정한 입력 동기신호가 출력에 그대로 전달됨에 따라 불안정한 디스플레이 동기가 편향부에 영향을 주어 화면 불안정 및 OSD떨림을 피할 수 없게 된다.

셋째, 표준에서의 처리방식과 비표준 신호에 대한 처리를 락(lock), 언락(unlock)방식으로 구분해서 처리하면 표준 신호인 공중파 신호의 순간적인 약 신호화에 따른 비표준 신호로의 과도기, VCR과 같은 외부 입력신호의 재생, 정지화면, 2배속 등으로의 강제적 전환에 따른 화면 동기신호의 과도기에 따른 화면 동기 불안을 피할 수 없게 된다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 디지털 티브이에서 아날로그 입력의 표준, 비표준에 관계없이 항상 안정된 동기를 보장하도록 하기 위한 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치를 제공하는데 그 목적이 있다.

도 1 은 본 발명에 따른 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치의 일실시예를 나타낸 도면

도 2 는 도 1 의 위상차 검출부로 입력되는 입력 수직 싱크와 수직 싱크의 파형을 나타낸 도면

도 3 은 도 1 의 위상차 검출부와 전압 제어 크리스탈 오실레이터(VCXO)의 파형을 나타낸 도면

도면의 주요부분에 대한 부호의 설명

101 : 컴포넌트 데이터 라이트(component data write) 제어부

101a : 라이트(write) 제어부 101b : 라인 락 클럭 발생부

101c : 아날로그/디지털 변환부 102 : 프레임 버퍼

103 : 수직 싱크 위상 제어부 103a : 위상차 검출부

103b : 먹스(mux) 103c : 로우 패스 필터

103d : 전압 제어 크리스탈 오실레이터

104 : 컴포넌트 데이터 리드(component data read) 제어부

104a : 제 1 분주부 104b : 제 2 분주부

104c : 제 3 분주부 104d : 필드 신호 발생부

104e : 리드(read) 제어부 105 : 주파수 변환부

106 : 포맷 변환부

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치의 특징은, 컴포넌트 데이터 리드(component data read) 제어부와 프레임 버퍼를 구비한 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치에 있어서, 입력되는 수직 싱크(vsync_in)와 수직 싱크(vsync)의 위상차를 줄이기 위한 신호를 출력하는 수직 싱크 위상 제어부와, 상기 수직 싱크 위상 제어부에서 출력된 신호를 소정 대역으로 분주하여 상기 프레임 버퍼에 저장된 신호의 입출력 싱크를 맞춰 리드(read)하기 위한 제어신호를 출력하고, 수직 싱크(vsync)를 상기 수직 싱크 위상 제어부로 제공하는 컴포넌트 데이터 리드(component data read) 제어부를 포함하여 구성되는데 있다.

상기 수직 싱크 위상 제어부는 상기 입력되는 수직 싱크(vsync_in)와 상기 컴포넌트 데이터 리드(component data read) 제어부의 수직 싱크(vsync)의 위상차를 검출하는 위상차 검출부와, CPU로부터 출력된 NTSC 메인신호에 따라 상기 위상차 검출부에서 검출된 신호와 ATSC PWM중 어느 하나를 먹스하는 먹스(mux)와, 상기 먹스에서 먹스된 신호를 로우 패스 필터링하는 로우 패스 필터와, 상기 로우 패스 필터에서 로우 패스 필터링된 신호에 따라 출력 주파수를 가변하여 출력하는 전압 제어 크리스탈 오실레이터를 포함하여 구성되는데 다른 특징이 있다.

본 발명은 디지털 티브이에서 아날로그 입력의 표준, 비표준에 관계없이 항상 안정된 동기를 보장함으로써 NTSC와 ATSC의 두 가지 소스에 대하여 한 시스템에서 통일된 유저 인터페이스 및 PIP 등의 부가적인 기능을 구현할 수 있다.

본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

이하, 본 발명에 따른 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.

도 1 은 본 발명에 따른 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치의 일실시예를 나타낸 도면으로, 입력되는 수평/수직 싱크(hsync_in, vsync_in)에 따라 컴포넌트 데이터(component data)를 라이트(write)하는 컴포넌트 데이터 라이트(component data write) 제어부(101)와, 상기 컴포넌트 데이터 라이트(component data write) 제어부(101)의 제어신호에 따라 컴포넌트 데이터(component data)를 저장하는 프레임 버퍼(102)와, 상기 입력되는 수직싱크(vsync_in)와 수직 싱크(vsync)의 위상차를 줄이기 위한 신호를 출력하는 수직 싱크 위상 제어부(103)와, 상기 수직 싱크 위상 제어부(103)에서 출력된 신호를 소정 대역으로 분주하여 상기 프레임 버퍼(102)에 저장된 신호의 입출력 싱크를 맞춰 리드(read)하기 위한 제어신호를 출력하고, 수직 싱크(vsync)를 상기 수직 싱크 위상 제어� �로 제공하는 컴포넌트 데이터 리드(component data read) 제어부(104)와, 상기 수직 싱크 위상 제어부(103)에서 출력된 신호에 따른 디스플레이 클럭(display clock)을 출력하는 주파수 변환부(105)와, 상기 컴포넌트 데이터 리드(component data read) 제어부(104)에서 출력된 신호에 따라 상기 프레임 버퍼(102)에서 출력되는 컴포넌트 데이터를 읽어 디스플레이 포맷으로 변환한 후 상기 주파수 변환부(105)에서 출력된 디스플레이 클럭에 따라 디스플레이 포맷으로 변환된 신호를 출력하는 포맷 변환부(106)로 구성된다.

상기 컴포넌트 데이터 라이트(component data write) 제어부(101)는 입력되는 수평/수직 싱크(hsync_in/vsync_in)에 따라 컴포넌트 데이터(component data)를 라이트(write)하기 위한 제어신호를 출력하는 라이트(write) 제어부(101a)와, 상기 수평 싱크(hsync_in)에 따른 라인 락 클럭(line lock clock)을 발생하는 라인 락 클럭 발생부(101b)와, 상기 라인 락 클럭 발생부(101b)에서 출력된 라인 락 클럭(line lock clock)에 따라 컴포넌트 데이터(component data)를 디지털 신호로 변환하여 출력하는 아날로그/디지털 변환부(101c)로 구성된다.

상기 수직 싱크 위상 제어부(103)는 상기 입력되는 수직 싱크(vsync_in)와 상기 컴포넌트 데이터 리드(component data read) 제어부(104)의 수직 싱크(vsync)의 위상차를 검출하는 위상차 검출부(103a)와, CPU(미도시)로부터 출력된 NTSC 메인신호에 따라 상기 위상차 검출부(103a)에서 검출된 신호와 ATSC PWM중 어느 하나를 선택하는 먹스(mux)(103b)와, 상기 먹스(103b)에서 선택된 신호를 로우 패스 필터링하는 로우 패스 필터(103c)와, 상기 로우 패스 필터(103c)에서 로우 패스 필터링된 신호에 따라 출력 주파수를 가변하여 출력하는 전압 제어 크리스탈 오실레이터(103d)로 구성된다.

상기 컴포넌트 데이터 리드(component data read) 제어부(104)는 상기 수직 싱크 위상 제어부(103)에서 출력된 신호를 소정 대역으로 분주하여 리드 클럭(read clock)을 출력하는 제 1 분주부(104a)와, 상기 제 1 분주부(104a)로부터 분주된 리드 클럭(read clock)을 소정 대역으로 분주하여 수평 싱크(hsync)를 출력하는 제 2 분주부(104b)와, 상기 제 2 분주부(104b)로부터 분주된 수평 싱크(hsync)를 소정 대역으로 분주하여 수직 싱크(vsync)를 출력하는 제 3 분주부(104c)와, 상기 제 3 분주부(104c)로부터 분주된 수직 싱크(vsync)에 따라 이븐(even) 또는 오드(odd) 필드신호를 발생하는 필드 신호 발생부(104d)와, 상기 제 2 분주부(104b)의 수평 싱크(hsync)와 제 3 분주부(104c)의 수직 싱크(vsync) 및 필드 신호 발생부(104d)의 이븐(even) 또는 오드(odd) 필드신호에 따라 상기 프레임 버퍼(102)에 저장된 컴 포넌트 데이터(compont data)를 리드(read)하기 위한 제어신호를 출력하는 리드(read) 제어부(104e)로 구성된다.

도 2 는 도 1 의 위상차 검출부로 입력되는 입력 수직 싱크와 수직 싱크의 파형을 나타낸 도면이고, 도 3 은 도 1 의 위상차 검출부와 전압 제어 크리스탈 오실레이터(VCXO)의 파형을 나타낸 도면이다.

이와 같이 구성된 본 발명에 따른 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

먼저, 컴포넌트 데이터 라이트(component data write) 제어부(101)는 입력되는 수평/수직 싱크(hsync_in, vsync_in)에 따라 컴포넌트 데이터(component data)를 라이트(write)한다.

즉 컴포넌트 데이터 라이트(component data write) 제어부(101)내 라이트(write) 제어부(101a)는 입력되는 수평/수직 싱크(hsync_in/vsync_in)에 따라 컴포넌트 데이터(component data)를 라이트(write)하기 위한 제어신호를 출력한다.

또한, 라인 락 클럭 발생부(101b)는 상기 수평 싱크(hsync_in)에 따른 라인 락 클럭(line lock clock)을 발생한다.

그러면 아날로그/디지털 변환부(101c)는 상기 라인 락 클럭 발생부(101b)에서 출력된 라인 락 클럭(line lock clock)에 따라 컴포넌트 데이터(component data)를 샘플링하여 디지털 신호 Y, C로 변환한 후 출력한다.

이에 따라 프레임 버퍼(102)는 상기 컴포넌트 데이터 라이트(component data write) 제어부(101)의 제어신호에 따라 컴포넌트 데이터(component data)를 저장한다.

즉 프레임 버퍼(102)는 상기 컴포넌트 데이터 라이트(component data write) 제어부(101)의 제어신호에 따라 상기 아날로그/디지털 변환부(101c)에서 출력된 신호 Y, C를 상기 라인 락 클럭 발생부(101b)에서 발생된 라인 락 클럭(line lock clock)에 따라 저장한다.

한편, 상기 프레임 버퍼(102)에 저장된 신호의 입출력 싱크를 맞추기 위하여 수직 싱크 위상 제어부(103)는 상기 입력되는 수직 싱크(vsync_in)와 수직 싱크(vsync)의 위상차를 줄이기 위한 신호를 출력한다.

즉 수직 싱크 위상 제어부(103)내 위상차 검출부(103a)는 상기 입력되는 수직 싱크(vsync_in)와 상기 컴포넌트 데이터 리드(component data read) 제어부(104)의 수직 싱크(vsync)의 위상차를 검출하여 그 결과신호를 출력한다.

상기 위상차 검출부(103a)는 입력되는 수직 싱크(vsync_in)에 대하여 수직 싱크(vsync)가 도 2 에 도시된 바와 같이, ①과 같이 래치하게 되면 도 도 3 에 도시된 ③과 같은 파형을 출력하고, ②와 같이 래치하게 되면 ④와 같은 파형을 출력한다.

그러면 먹스(mux)(103b)는 CPU(미도시)로부터 출력된 NTSC 메인신호에 따라 상기 위상차 검출부(103a)에서 검출된 신호와 ATSC PWM중 어느 하나를 선택한다.

여기서 CPU는 메인 디스플레이 모드가 ATSC 또는 NTSC에 따라 NTSC 메인신호를 로우 또는 하이로 출력한다.

즉 먹스(mux)(103b)는 상기 CPU로부터 출력된 NTSC 메인신호가 하이일 경우 상기 위상차 검출부(103b)에서 검출된 NTSC 위상차 신호를 선택한다.

또한, 먹스(mux)(103b)는 상기 CPU로부터 출력된 NTSC 메인신호가 로우일 경우 ATSC PWM신호를 선택한다.

이에 따라 로우 패스 필터(103c)는 상기 먹스(103b)에서 선택된 NTSC 위상차 신호를 로우 패스 필터링하여 그 결과신호를 출력한다.

그러면 전압 제어 크리스탈 오실레이터(103d)는 상기 로우 패스 필터(103c)에서 로우 패스 필터링된 신호에 따라 출력 주파수를 가변하여 그 결과신호를 출력한다.

상기 전압 제어 크리스탈 오실레이터(103d)는 27M의 주파수를 출력한다.

즉 전압 제어 크리스탈 오실레이터(103d)는 상기 위상차 검출부(103a)에서 도 3 에 도시된 ③과 같은 파형을 출력하게 되면, ⑤에 도시된 바와 같이 감소되는 제어전압을, 도 3 에 도시된 ④와 같은 파형을 출력하게 되면, ⑤에 도시된 바와 같이 점점 증가되는 제어전압을 출력하게 된다.

이와 같은 상태에서 컴포넌트 데이터 리드(component data read) 제어부(104)는 상기 수직 싱크 위상 제어부(103)에서 출력된 신호를 소정 대역으로 분주하여 상기 프레임 버퍼(102)에 저장된 신호의 입출력 싱크를 맞춰 리드(read)하기 위한 제어신호를 출력하고, 수직 싱크(vsync)를 상기 수직 싱크 위상 제어부(103)로 제공한다.

즉 상기 컴포넌트 데이터 리드(component data read) 제어부(104)내 제 1 분주부(104a)는 상기 수직 싱크 위상 제어부(103)에서 출력된 신호를 소정 대역으로 분주하여 리드 클럭(read clock)을 출력한다.

즉 제 1 분주부(104a)는 상기 수직 싱크 위상 제어부(103)에서 출력된 신호를 1/2로 분주하여 리드 클럭(read clock)을 출력한다.

이어 제 2 분주부(104b)는 상기 제 1 분주부(104a)로부터 분주된 리드 클럭(read clock)을 소정 대역으로 분주하여 수평 싱크(hsync)를 출력한다.

즉 제 2 분주부(104b)는 상기 제 1 분주부(104a)로부터 1/2로 분주된 리드 클럭(read clock)을 1/858로 분주하여 수평 싱크(hsync)를 출력한다.

그러면 제 3 분주부(104c)는 상기 제 2 분주부(104b)로부터 분주된 수평 싱크(hsync)를 소정 대역으로 분주하여 수직 싱크(vsync)를 출력한다.

즉 제 3 분주부(104c)는 상기 제 2 분주부(104b)로부터 1/858로 분주된 수평 싱크(hsync)를 1/262.5로 분주하여 수직 싱크(vsync)를 출력한다.

이에 따라 필드 신호 발생부(104d)는 상기 제 3 분주부(104c)로부터 분주된 수직 싱크(vsync)에 따라 이븐(even) 또는 오드(odd) 필드신호를 발생한다.

그러면 리드(read) 제어부(104e)는 상기 제 2 분주부(104b)의 수평 싱크(hsync)와 제 3 분주부(104c)의 수직 싱크(vsync) 및 필드 신호 발생부(104d)의 이븐(even) 또는 오드(odd) 필드신호에 따라 상기 프레임 버퍼(102)에 저장된 컴포넌트 데이터(compont data)를 리드(read)하기 위한 제어신호를 출력한다.

즉 컴포넌트 데이터 리드(component data read) 제어부(104)는 상기 전압 제어 크리스탈 오실레이터(103d)에서 도 3 에 도시된 ⑤에 도시된 바와 같이 감소하는 제어전압을 출력하게 되면, 상기 27M 클럭 주파수 및 리드(read)쪽 수평/수직 싱크(hsync/vsync)의 주파수가 낮아지고 주기가 길어져서 상기 프레임 버퍼(102)의 리드(read)시 상기 입력되는 수직 싱크(vsync_in)에 대한 수직 싱크(vsync)의 추월이 오른쪽으로 진행된다.

그리고, 컴포넌트 데이터 리드(component data read) 제어부(104)는 상기 전압 제어 크리스탈 오실레이터(103d)에서 도 3 에 도시된 ⑤에 도시된 바와 같이 증가하는 제어전압을 출력하게 되면, 상기 27M 클럭 주파수 및 리드(read)쪽 수평/수직 싱크(hsync/vsync)의 주파수가 높아지고 주기가 짧아져서 상기 프레임 버퍼(102)의 리드(read)시 상기 입력되는 수직 싱크(vsync_in)에 대한 수직 싱크(vsync)의 추월이 왼쪽으로 진행된다.

결국 컴포넌트 데이터 리드(component data read) 제어부(104)는 상기 위상차 검출부(103a)가 입력되는 수직 싱크(vsync_in)에 대하여 수직 싱크(vsync)가 ①과 ②사이에서 래치되면 락(lock)되어 상기 프레임 버퍼(102)의 리드(read)시 서로간의 필드 추월은 없어지게 된다.

여기서, 표준 수직 싱크(vsync)에 대하여 락(lock) 모드에서 동작 가능한 비표준 신호의 범위는 상기 전압 제어 크리스탈 오실레이터(103d)의 풀어빌리티(pullability)와 상기 로우 패스 필터(103c)의 로우 패스 대역에 의존하게 되며, 풀어빌리티(pullability)가 클수록 그리고 대역이 넓을수록 락킹(locking) 범위는 넓어지게 된다.

예를 들면, 풀어빌리티(pullability)가 100ppm이라 할 때 전압 제어로 가능한 락(lock) 범위는 매 필드마다 수직 싱크(vsync) 주기의 0.01% 위상 차이가 나는 입력 신호에 대해서는 이론적으로 락킹(locking)이 가능하게 된다.

그러나 실용적으로 설계된 로우 패스 필터(103c)를 통한 전압 제어 크리스탈 오실레이터(103d)의 제어전압은 0V와 3.3V(또는 5V) 모든 범위의 값을 가지는 것이아니라 중간 전압을 중심으로 좁은 범위의 전압값을 가지므로 실제 락(lock)되는 영상 신호의 범위는 좀 더 줄어들게 된다.

그러나 존재하는 방송신호나 DVD, VTR 플레이 등의 소스는 모두 락(lock) 범위안에 충분히 포함되다.

상기 락(lock) 범위에 포함되지 않는 VTR 트릭(trick) 등의 신호는 자연스럽게 언락(unlock) 모드로 전환되어 싱크는 안정되고 화질의 열화도 전혀 없게 된다.

또한, 락(lock)모드에서 언락(unlock) 모드로의 전환 또는 반대의 경우 과도기에 의한 싱크 불안 및 화질 열화도 전혀 없게 된다.

이와 같은 상태에서 프레임 버퍼(102)는 상기 컴포넌트 데이터 리드(component data read) 제어부(104)내 리드(read) 제어부(104e)에서 출력된 제어신호에 따라 저장된 컴포넌트 데이터(component data)를 출력한다.

즉 프레임 버퍼(102)는 상기 컴포넌트 데이터 리드(component data read) 제어부(104)내 리드(read) 제어부(104e)에서 출력된 이븐 필드의 제어신호에 따라 저장된 이븐 필드의 컴포넌트 데이터(component data)인 f_Y, f_C를 출력한다.

아울러 프레임 버퍼(102)는 상기 컴포넌트 데이터 리드(component data read) 제어부(104)내 리드(read) 제어부(104e)에서 출력된 오드 필드의 제어신호에 따라 저장된 오드 필드의 컴포넌트 데이터(component data)인 f_Y, f_C를 출력한다.

또한, 주파수 변환부(105)는 상기 수직 싱크 위상 제어부(103)에서 출력된 신호에 따른 디스플레이 클럭(display clock)을 출력한다.

이에 따라 포맷 변환부(106)는 상기 컴포넌트 데이터 리드(component data read) 제어부(104)에서 출력된 신호에 따라 상기 프레임 버퍼(102)에서 출력되는 컴포넌트 데이터를 읽어 디스플레이 포맷으로 변환한 후 상기 주파수 변환부(105)에서 출력된 디스플레이 클럭에 따라 디스플레이 포맷으로 변환된 신호를 출력한다.

즉 포맷 변환부(106)는 상기 컴포넌트 데이터 리드(component data read) 제어부(104)에서 출력된 수평/수직싱크 및 필드신호에 따라 상기 프레임 버퍼(102)에서 출력되는 컴포넌트 데이터를 리드 클럭에 따라 읽어 디스플레이 포맷으로 변환한 후 상기 주파수 변환부(105)에서 출력된 디스플레이 클럭에 따라 디스플레이 포맷으로 변환된 신호를 출력한다.

상기와 같이 입력되는 수직 싱크(vsync_in)와 제 3 분주부(104c)에서 분주된 수직 싱크(vsync)의 위상차에 따라 전압 제어 크리스탈 오실레이터(VCXO)(103d)의 가변함으로써 상기 프레임 버퍼(102)로 입출력되는 컴포넌트 데이터(component data)의 입출력 싱크를 맞추게 된다.

이상에서 설명한 바와 같이 본 발명에 따른 디지털 티브이(Ｄｉｇｉｔａｌ ＴＶ)의 동기신호 발생장치는 다음과 같은 효과가 있다.

첫째, 디지털 티브이에서 아날로그 입력의 표준, 비표준에 관계없이 항상 안정된 동기를 보장함으로써 NTSC와 ATSC의 두 가지 소스에 대하여 한 시스템에서 통일된 유저 인터페이스 및 PIP 등의 부가적인 기능을 구현할 수 있다.

둘째, 디지털 티브이에서 아날로그 입력의 표준, 비표준에 관계없이 항상 안정된 동기를 보장하여 입력 동기신호에 따라 출력 동기신호를 가변적으로 락(lock)시키므로써 비표준일 때의 불안정한 입력 동기신호가 출력에 그대로 전달되는 것을 방지하여 불안정한 디스플레이 동기가 편향부에 영향을 주어 화면 불안정 및 OSD떨림이 발생하는 것을 방지할 수 있다.

셋째, 디지털 티브이에서 아날로그 입력의 표준, 비표준에 관계없이 항상 안정된 동기를 보장하여 입력 동기신호에 따라 출력 동기신호를 가변적으로 락(lock)시키므로써 표준 신호인 공중파 신호의 순간적인 약 신호화에 따른 비표준 신호로의 과도기, VCR과 같은 외부 입력신호의 재생, 정지화면, 2배속 등으로의 강제적 전화에 따른 화면 동기신호의 과도기에 따른 화면 동기 불안을 방지할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.