【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オーバーサンプリングＡＤ変換器に関し、特に物理探査システムで用いるオーバーサンプリングＡＤ変換器に関する。

【０００２】

【従来の技術】Δ−Σオーバサンプリング方式のＡＤ変換器は、従来方式の逐次比較型等のＡＤ変換器に比べ、
エイリアシングフィルタ等のアナログ回路がデジタル化できること、及びアナログ量をデジタル量に変換する量子化部やＤＡ変換部等が１〜数ビットで回路構成できることによりＬＳＩ化に適した方式であることから、ハードウェアの小型化、低価格化、低消費電力化などの他に、品質の均一化や保守の簡素化の面で、非常にすぐれたＡＤ変換器を実現することのできる方式である。

【０００３】Δ−Σオーバサンプリング方式のＡＤ変換器はオーディオの世界で既に用いられているが、オーディオの分野ではＡＤ変換におけるアナログ入力信号とデジタル出力信号との間の時間同期はあまり重要な問題ではないかも知れない。 しかし、ＡＤ変換の時間同期を重視するシステムに用いる場合、例えば地表で起震した人工震源波の地中からの反射波を、広範囲に展開した多数のセンサ（受振器）で受振する物理探査システムでは、
人工震源波の伝搬時間を正確に計測することが求められる。

【０００４】従来の逐次比較型ＡＤ変換方式は、入力部直前に設けられたサンプル＆ホールド回路でアナログ信号をＡＤ変換処理時間保持することで、そのアナログ信号に相当するデジタル信号出力を得ることができる。 したがって、ＡＤ変換スタート信号に同期したＡＤ変換データを容易に得ることが可能である。

【０００５】一方、Δ−Σオーバサンプリング方式のＡ
Ｄ変換器は、アナログ信号を一定値に保持し、振幅方向の分解能を上げる従来の逐次比較型と異なり、オーバサンプリングをナイキスト周波数より十分高い周波数で行い、時間方向の分解能を上げることで、高いＳ／Ｎを得る方式であることから、ＡＤ変換のアナログ入力信号とデジタル出力信号との間の時間同期誤差は、最大でＡＤ
変換の最終的なサンプリング間隔（ナイキスト周波数に相当する時間間隔）にほぼ相当する。 例えばＡＤ変換の最終的なサンプリング間隔が１msecの場合の時間同期誤差は最大約１msecになる。

【０００６】

【発明が解決しようとする課題】この様な時間同期誤差が存在すると、アナログ信号が入力されてからそれに対応するデジタル信号が出力されるまでの遅延時間が不確定となり、また、複数のチャンネルごとにＡＤ変換器を設けた場合に、遅延時間がチャンネル間でずれるおそれが生じてしまう。 特に、物理探査システムにおいては、
時間同期誤差が大きいと人工震源波の伝搬時間の測定に与える影響が無視し得ず、△-Σオーバサンプリング方式のＡＤ変換器は実用に至っていなかった。

【０００７】

【課題を解決するための手段】本発明に係るＡＤ変換器は、上記の点に鑑みてなされたもので、入力アナログ信号をオーバーサンプリングして第１のサンプリング間隔を有する第１のデジタル信号に変換するＡＤ変換モジュレータ部と、前記第１のデジタル信号を入力し、これに所定の遅延時間を与えて遅延された第１のデジタル信号を出力するとともに、外部から与えられるＡＤ変換スタートパルスを所定時間遅延することにより、遅延されたＡＤ変換スタートパルスを作成するＡＤ変換スタート同期回路と、前記遅延された第１のデジタル信号が表すサンプルを間引きして第２のサンプリング間隔を有する第２のデジタル信号を作成するデシメーションフィルタであって、少なくとも１つの処理プログラムのアドレスが前記遅延されたＡＤ変換スタートパルスによってリセットされる前記デシメーションフィルタとを含む。

【０００８】ここで、前記第１のデジタル信号は１ビットデジタル信号であり、前記デシメーションフィルタは、前記１ビットデジタル信号が表すサンプルを間引きしてマルチビットデジタル信号を出力する第１のデシメーションフィルタと、前記マルチビットデジタル信号が表すサンプルをさらに間引きして前記第２のデジタル信号として出力する第２のデシメーションフィルタとを含んでも良い。

【０００９】さらに、前記第２のデシメーションフィルタの処理時間が、前記第２のサンプリング間隔とほぼ等しくなるように決定され、前記第２のデシメーションフィルタの処理プログラムのアドレスが、前記外部から与えられるＡＤ変換スタートパルスによってリセットされても良い。

【００１０】また、前記ＡＤ変換モジュレータ部の処理時間と前記ＡＤ変換スタート同期回路の遅延時間と前記第１のデシメーションフィルタの処理時間との合計が、
前記第２のサンプリング間隔とほぼ等しくなるように決定され、前記第１のデシメーションフィルタの処理プログラムのアドレスが、前記ＡＤ変換モジュレータ部の処理時間と前記ＡＤ変換スタート同期回路の遅延時間との合計にほぼ等しい時間だけ遅延されたＡＤ変換スタートパルスによってリセットされても良い。

【００１１】本発明に係る別のＡＤ変換器は、入力アナログ信号をオーバーサンプリングして第１のサンプリング間隔を有する第１のデジタル信号に変換するＡＤ変換モジュレータ部と、前記第１のデジタル信号が表すサンプルを間引きして第２のサンプリング間隔を有する第２
のデジタル信号を作成する第１のデシメーションフィルタであって、その処理プログラムのアドレスが外部から与えられるＡＤ変換スタートパルスによってリセットされる前記第１のデシメーションフィルタと、前記第２のデジタル信号を入力し、これに所定の遅延時間を与えて遅延された第２のデジタル信号を出力するＡＤ変換スタート同期回路とを含む。

【００１２】ここで、前記第１のデジタル信号は１ビットデジタル信号であり、前記第１のデシメーションフィルタは、前記１ビットデジタル信号が表すサンプルを間引きして前記第２のデジタル信号としてマルチビットデジタル信号を作成し、前記ＡＤ変換スタート同期回路から出力される遅延された第２のデジタル信号を入力し、
この信号が表すサンプルをさらに間引きして第３のサンプリング間隔を有するマルチビットデジタル信号を出力する第２のデシメーションフィルタをさらに含んでも良い。

【００１３】さらに、前記第２のデシメーションフィルタの処理時間が、前記第３のサンプリング間隔とほぼ等しくなるように決定され、前記第２のデシメーションフィルタの処理プログラムのアドレスが、前記外部から与えられるＡＤ変換スタートパルスによってリセットされても良い。

【００１４】また、前記ＡＤ変換モジュレータ部の処理時間と前記第１のデシメーションフィルタの処理時間と前記ＡＤ変換スタート同期回路の遅延時間との合計が、
前記第３のサンプリング間隔とほぼ等しくなるように決定されても良い。

【００１５】本発明に係るさらに別のＡＤ変換器は、入力アナログ信号をオーバーサンプリングして第１のサンプリング間隔を有する１ビットデジタル信号に変換するＡＤ変換モジュレータ部と、前記１ビットデジタル信号が表すサンプルを間引きして第２のサンプリング間隔を有するマルチビットデジタル信号を作成する第１のデシメーションフィルタと、前記マルチビットデジタル信号を入力し、これに所定の遅延時間を与えて遅延されたマルチビットデジタル信号を出力するＡＤ変換スタート同期回路と、前記遅延されたマルチビットデジタル信号を入力し、この信号が表すサンプルをさらに間引きして第３のサンプリング間隔を有するマルチビットデジタル信号を出力する第２のデシメーションフィルタであって、
前記第３のサンプリング間隔とほぼ等しい処理時間を有し、その処理プログラムのアドレスが外部から与えられるＡＤ変換スタートパルスによってリセットされる前記第２のデシメーションフィルタとを含む。

【００１６】ここで、前記ＡＤ変換モジュレータ部の処理時間と前記第１のデシメーションフィルタの処理時間と前記ＡＤ変換スタート同期回路の遅延時間との合計が、前記第３のサンプリング間隔とほぼ等しくなるように決定されても良い。

【００１７】以上において、前記ＡＤ変換スタート同期回路は、前記オーバーサンプリングに用いるクロックを入力して、前記第１のサンプリング間隔の整数倍の遅延時間制御を行っても良い。

【００１８】

【作用】上記の様に構成した本発明に係るＡＤ変換器によれば、従来のオーバサンプリング方式のＡＤ変換器において入力アナログ信号と出力デジタル信号との間で発生していた最終的なサンプリング間隔程度の時間同期誤差を、オーバサンプリング時のサンプリング間隔程度にまで低減することができる。

【００１９】

【実施例】以下、図面に基いて本発明の実施例について説明する。

【００２０】 実施例１本発明の実施例１に係るΔ−ΣオーバサンプリングＡＤ
変換器は、図１に示すように、大別してＡＤ変換モジュレータ部１１とデシメーションフィルタ部１２で構成されており、デジメーション部１２はＡＤ変換スタート同期回路１３とデジメーションフィルタＩ（１４）、デシメーションフィルタII（１５）で構成されている。

【００２１】このΔ−ΣオーバサンプリングＡＤ変換器の動作は、ＡＤ変換モジュレータ部１１に於いて、アナログ入力信号をビットレート１０２４ks/s（サンプル／
秒）で、シリアルの２値のデジタル信号に変換し、この１ビットシリアルデータを次段のデシメーションフィルタ部１２へ出力する。 ＡＤ変換モジュレータ部１１は一定の処理時間（遅延時間）を要するので、これをτ ₀とする。

【００２２】一方、デシメーションフィルタ部１２においては、デシメーションフィルタＩ（１４）が、入力された１ビットシリアルデータを間引き（デシメーション）して２４ビットパラレルデータに変換し、さらに、
デシメーションフィルタII（１５）がこれを間引きして最終的なサンプリングレートを有する２４ビットパラレルデータを出力する。 例えば、最終的なサンプリングレートとして２ks/s、１ks/s、５００ s/s、または２５０
s/s（サンプリング間隔にして０．５msec、１msec、２
msec、または４msec）を得ようとするのであれば、１０
２４ks/sの入力シリアルデータ中のサンプルを、デシメーションフィルタＩにおいて１／１６、１／３２、１／
６４、または１／１２８に間引いて６４ks/s、３２ks/
s、１６ks/s、または８ks/sのレートに下げた２４ビットパラレルデータを出力し、さらに、デシメーションフィルタIIにおいて１／３２に間引いて最終的な出力データを求める。

【００２３】この動作において、デシメーションフィルタＩで発生する遅延時間をτ ₁ 、デシメーションフィルタIIで発生する遅延時間をτ ₂とする。 これらの遅延時間は、デシメーションフィルタの処理プログラムのアドレスをリセットする（アドレスを０にする）タイミングにより変化するので、任意のタイミングでリセットすれば、最終的なサンプリング間隔τ _sと同程度の約０．５
msec、１msec、２msec、または４msecの時間同期誤差が最大限生じてしまう。

【００２４】そこで、本実施例においては、ＡＤ変換スタート同期回路１３において、ＡＤ変換モジュレータ部１１の遅延時間τ ₀とデシメーションフィルタＩの遅延時間τ ₁とＡＤ変換スタート同期回路１３の遅延時間τ
の合計τ _all （＝τ ₀ ＋τ ₁ ＋τ）がＡＤ変換の最終的なサンプリング間隔τ _sにほぼ等しくなるように遅延時間τの制御を行う。 実際には、デシメーションフィルタＩからデシメーションフィルタIIへのデータの受け渡しの際に遅延が生ずるので、τ _allは次式に示す範囲内にあればよい。

【数１】τ _s −τ _c ＜τ _all ≦τ _sここで、τ _cはデシメーションフィルタＩの出力クロックの周期 例えば、デシメーションフィルタＩの出力クロックの周波数が６４ks/sであれば、その周期τ _cは１６μsec となる。 この遅延時間の調整の様子を図２に示す。 ＡＤ変換スタート同期回路１３は、１０２４kHz のクロックを用いて次式により遅延時間τの遅延時間制御を行う。

【数２】τ＝（Ｎ ₀ ＋１）／クロック周波数 ここで、Ｎ ₀は所定の正の整数 また、次式により遅延時間τ ₀ ＋τを求める。

【数３】τ ₀ ＋τ＝Ｎ ₁ ／クロック周波数 ここで、Ｎ ₁は所定の正の整数 ＡＤ変換スタート同期回路１３は、ＡＤ変換スタートパルスＳＴＰが入力されてからτ ₀ ＋τの遅延時間後に、
デシメーションフィルタＩの処理プログラムのアドレスをリセットする。

【００２５】一方、デシメーションフィルタIIの処理プログラムの処理時間τ ₂は、ＡＤ変換の最終的なサンプリング間隔τ _sにほぼ等しくなるように作られており、
ＡＤ変換スタートパルスＳＴＰで直接リセットされる。

【００２６】これにより、ＡＤ変換モジュレータ１１の入力アナログ信号とデシメーションフィルタ部１２からの２４ビットデジタル出力信号との間の時間同期制度を約±１μsec にすることを可能にした。 尚、遅延時間を決定する値Ｎ ₀とＮ ₁は、外部から入力するようにしても良いし、ＡＤ変換スタート同期回路１３の内部に持つようにしてもかまわない。

【００２７】図３はＡＤ変換スタート同期回路１３の詳細を示す図である。 ＡＤ変換スタート同期回路１３は、
τ（＝（Ｎ ₀ ＋１）／クロック（１０２４ks/s））の遅延時間制御とＡＤ変換スタートパルスＳＴＰによりデシメーションフィルタＩ及びIIの処理プログラムのアドレスをリセット制御する回路で構成されている。

【００２８】デジタルカウンタ３４は、クロック（１０
２４ks/s）で、Ｎ＝０、１、２、…Ｎ ₀ 、０、１、２、
…Ｎ ₀ 、０、１、２、…のカウント動作を行い出力するもので、書き込みアドレス制御はＡＤ変換モジュレータが出力する伝送速度１０２４ks/sのシリアルデータをデジタルカウンタ３４の出力する値のアドレスメモリに記憶する。 加算器３５は、デジタルカウンタ３４の示す値Ｎに１を加えた値を出力するもので、読出しアドレス制御回路は加算器の示す値のアドレスメモリのデータ１ビット、即ち、（Ｎ ₀ ＋１）個前のクロックで書き込まれたデータを読出し、伝送速度１０２４ks/sで、次段のデシメーションフィルタＩへ出力する。 これら一連の動作の結果、ＡＤ変換モジュレータの出力するシリアルデータとデシメーションフィルタＩの入力シリアルデータとの間には、τ（＝（Ｎ ₀ ＋１）／クロック（１０２４ks
/s））の時間差、すなわち遅延時間が生じたことになる。

【００２９】デジタルカウンタ３６は、ＡＤ変換スタートパルスＳＴＰの入力でカウントを開始し、クロック（１０２４ks/s）で１〜Ｎ ₁までカウントするもので、
リセット制御回路３７はデジタルカウンタＩの値がＮ ₁
に等しくなった時、リセット信号をデシメーションフィルタＩへ出力する。 デシメーションフィルタＩは、リセット制御回路３７からのリセット信号で、処理プログラムのアドレスをリセットすることにより、ＡＤ変換モジュレータのアナログ入力信号とのサンプリング時間同期、及び、処理プログラム終了をＡＤ変換のサンプリングタイムに同期させることが可能になる。 デシメーションフィルタIIはＡＤ変換スタートパルスＳＴＰで、処理プログラムのアドレスをリセットすることにより、前段のデシメーションフィルタＩの処理プログラムの終了に同期させることが可能になる。

【００３０】なお、本実施例では、同期回路にメモリを用いたが、シフトレジスタを用いて構成することも可能である。

【００３１】 実施例２ Δ−ΣオーバサンプリングＡＤ変換器のアナログ入力信号とデジタル出力信号との間の時間同期の高精度化を図るために、実施例１では同期回路をデシメーションフィルタＩの前段、即ちデシメーションフィルタ部の入力側に置き、ＡＤ変換の最終的なサンプリング間隔０．５ms
ec、１msec、２msec、また４msecに関係なく、±約１μ
sec という高精度の時間同期を可能にした。

【００３２】実施例２では、実施例１と同程度の時間同期精度、すなわち±約１μsec という高精度が得られ、
かつ実施例１に比べ低消費電力化を図った。 この動作について以下に説明する。 なお、低消費電力化の効果は、
ＡＤ変換のサンプリング間隔やオーバサンプリングクロックなどによって異なるが、本実施例では、消費電力が実施例１の約 1／5 〜 1／10以下と非常に大きく改善される。

【００３３】本同期方式は、Δ−ΣオーバサンプリングＡＤ変換器のアナログ入力信号とデジタル出力信号との間の時間同期の高精度化を図るため、図４に示すように、同期回路４３をデシメーションフィルタ部４２のデシメーションフィルタＩの後段、すなわちデシメーションフィルタＩとIIの間に設けることで、実施例１に比べ、時間同期精度が同程度の±約１μsec でかつ低消費電力化を実現するΔ−ΣオーバサンプリングＡＤ変換器を可能にした。

【００３４】本発明のΔ−ΣオーバサンプリングＡＤ変換器の同期動作は、ＡＤ変換モジュレータ部４１に於いて、アナログ入力信号をビットレート１０２４ks/sでシリアルの２値のデジタル信号に変換し、次段へ出力する。 デシメーションフィルタ部４２においては、図５に示すように、デシメーションフィルタＩ（４４）で、Ａ
Ｄ変換の最終的なサンプリング間隔０．５msec、１mse
c、２msec、または４msecに応じ、それぞれ1/16、1/3
2、1/64または1/128 にデシメーションを施し、出力レートを６４ks/s、３２ks/s、１６ks/sまたは８ks/sに下げた２４ビットパラレルデータを出力し、また、ＡＤ変換スタートパルスＳＴＰで、処理プログラムのアドレスのリセットを行う。 次段の同期回路４３で、デシメーションフィルタＩの出力する出力レート６４ks/s、３２ks
/s、１６ks/sまたは８ks/sの２４ビットパラレルデータを、ＡＤ変換モジュレータ４１に於ける処理時間（遅延時間）τ ₀ 、デシメーションフィルタＩでの遅延時間τ
₁ 、及び同期回路での遅延時間τの合計τall （＝τ ₀
＋τ ₁ ＋τ）がＡＤ変換の最終的なサンプリング間隔τ
_sにほぼ等しくなるようにτ（＝（Ｎ ₀ ＋１）／クロック）値だけ遅延する。

【００３５】遅延時間τは外部入力Ｎ ₀値とクロックの周波数によって求める。 ここで、クロックはデシメーションフィルタＩがＡＤ変換のサンプリング間隔に応じ、
出力する２４ビットパラレルデータの出力レート６４ks
/s、３２ks/s、１６ks/sまたは８ks/sに同期したクロックである。 なお、τall （＝τ ₀ ＋τ ₁ ＋τ）の時間精度は、ＡＤ変換モジュールの処理時間τ ₀がτ ₀ ＜１μ
sec であり、デシメーションフィルタＩ（４４）の処理時間τ ₁はＡＤ変換の最終的なサンプリング間隔０．５
msec、１msec、２msec、または４msecに応じデシメーションフィルタＩ（４４）の処理プログラム時間がそれぞれ1/16、1/32、1/64または1/28にデシメーションを施した出力レート６４ks/s、３２ks/s、１６ks/sまたは８ks
/sに等しくなるように造られているために、１６μsec
、３２μsec 、６４μsec または１２８μsec の値を取ることから、同期回路のデジタルカウンタ６４の外部入力Ｎ ₀値を例えば３０とすることで、τall をほぼＡ
Ｄ変換の最終サンプリング間隔０．５msec、１msec、２
msec、または４msecに等しく制御することができる。

【００３６】デシメーションフィルタIIは、入力データを1/32にデシメーションし、ＡＤ変換の最終的なサンプリング間隔に応じた時間（τ _s ）で、２４ビットデジタル信号を出力するよう動作する。 またデシメーションフィルタIIは、ＡＤ変換スタートパルスＳＴＰで処理プログラムのアドレスをリセットし、前段からのデータが入力されるのを待つように、かつ処理プログラムの処理時間τ ₂がτ _sと等しく、すなわちτ ₂ ＝τ _sになるように作られていることで、入力データとの同期を可能にしている。

【００３７】ＡＤ変換スタート同期回路４３の構成は、
図６に示す如くτall がほぼτ _sと等しくなる（数１）
様にτの遅延時間制御を行う回路で構成され、ＡＤ変換スタートパルスＳＴＰによりデシメーションフィルタＩ
及びIIの処理プログラムのアドレスがリセット制御される。 その回路構成は、実施例１のそれと比べてτの遅延時間制御を行う回路がデシメーションフィルタＩの後段に置かれ、かつデシメーションフィルタＩへのリセット信号の遅延時間を制御するデジタルカウンタを用いていないところが異なっている。 また、メモリ容量は、実施例１のそれとほぼ同じ大きさであり、ＡＤ変換スタートパルスＳＴＰでデシメーションフィルタＩはその処理プログラムのアドレスをリセットする。 他の同期動作として、デシメーションフィルタIIは、その処理プログラムのアドレスをＡＤ変換スタート信号でリセットし、前段からのデータが入力されるのを待ち、かつ処理プログラムの処理時間τ ₂がτ _sに等しくなるように、それぞれ動作を行う。

【００３８】実施例１と２の同期構成で大きく異なる点は、τの遅延時間制御回路の入力データのレートが、実施例１の１０２４ks/sに対し、実施例２の場合1/16〜1/
128の６４ks/s〜８ks/sとなる点である。 この違いが、
同期動作の消費電力の差となって表われ、実施例２の消費電力は実施例１の1/5 〜1/10になる。

【００３９】なお、本実施例では、遅延時間制御回路（同期回路）にメモリを用いたが、シフトレジスタを用いて構成することも可能である。 またＮ ₀を外部入力としたが同期回路内に持つ方法も可能である。

【００４０】 実施例３図７に本発明の実施例３に係るＡＤ変換器の回路構成を示す。 実施例２に比べ、ＡＤ変換器のアナログ入力信号とデジタル出力信号との間の時間同期精度は劣るが、消費電力は実施例２と同様に低減することができ、製品開発の容易化を図った回路となっている。

【００４１】本時間同期方式のΔ−Σオーバサンプリング方式のＡＤ変換器の構成は、実施例２、すなわち図４
に示すものと類似しており、ＡＤ変換器スタート信号に於いてデシメーションフィルタＩの処理プログラムのアドレスのリセット機能を持たない点が異なるものである。 この時間同期方式の精度は、実施例２に比べ、最大
1/32劣化するが、デシメーションフィルタ部の開発の容易化を図ることができる。

【００４２】

【発明の効果】以上述べたように、本発明によれば、一般的にオーバーサンプリングＡＤ変換器において発生する、入力アナログ信号と出力デジタル信号との間の時間同期誤差を大幅に改善することができるので、特に、物理探査システムのように時間同期誤差が問題となるシステムにおいて、高精度な測定を可能とするものである。

【図面の簡単な説明】

【図１】本発明の実施例１に係るＡＤ変換器を示すブロック図である。

【図２】実施例１のＡＤ変換器の動作を示すタイムチャートである。

【図３】実施例１のＡＤ変換器における同期回路の詳細を示すブロック図である。

【図４】本発明の実施例２に係るＡＤ変換器を示すブロック図である。

【図５】実施例２のＡＤ変換器の動作を示すタイムチャートである。

【図６】実施例２のＡＤ変換器における同期回路の詳細を示すブロック図である。

【図７】本発明の実施例３に係るＡＤ変換器を示すブロック図である。

【符号の説明】

１１、４１、７１ ＡＤ変換モジュレータ部 １２、４２、７２ デシメーションフィルタ部 １３、４３、７３ ＡＤ変換スタート同期回路 １４、４４、７４ デシメーションフィルタＩ １５、４５、７５ デシメーションフィルタII ３１、６１ メモリ ３２、６２ 書き込みアドレス制御部 ３３、６３ 読出しアドレス制御部 ３４、３６、６４ デジタルカウンタ ３５、６５ 加算器 ３７ リセット制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川部 喜朗 東京都港区赤坂２丁目17番22号（赤坂ツイ ンタワー東館） 株式会社地球科学総合研 究所内