【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ・ディジタル変換器（以下、Ａ／Ｄ変換器という）に関し、特に、パルス幅変調動作を行うことによって集積化を容易にし、
小形で、且つ高精度なアナログ・ディジタル変換を実現するオーバーサンプリング形Ａ／Ｄ変換器に関する。

【０００２】

【従来の技術】アナログ信号波形をディジタル信号に変換する場合、サンプリングの定理により、信号周波数帯域の２倍の周波数でサンプリングすることによって、原信号が忠実に再現されることが知られている。 ところが、現実の逐次比較形Ａ／Ｄ変換器においては、使用する素子のバラツキ精度に限界があるため、十分な変換精度が得られないことが多い。 そこで、△−Σ変調回路を用いたオーバーサンプリング形Ａ／Ｄ変換器においては、サンプリング周波数を一般に信号周波数帯域の数十〜数千倍の周波数に設定することにより、変換精度の向上を図ろうとしている。

【０００３】この△−Σ形オーバーサンプリングＡ／Ｄ
変換器の従来例としては、特許公報（Ｂ２）平３−９２
７に掲載されている特許第１６３９７４６号記載のものが代表的である。 図６は、そのブロック図であり、積分回路、量子化器、Ｄ／Ａ変換回路から成るループを２個で構成した場合のものである。 図６において、６１はアナログ信号入力端子、６３はディジタル信号出力端子、
６４、６５は積分回路、６７、７３は量子化器、６８、
７４はディジタル・アナログ変換回路、６９、７０、７
１、７２は演算回路、７５〜７８は遅延回路である。

【０００４】以上の構成によるＡ／Ｄ変換器において、
信号出力端子６３に現れる雑音電圧Ｖ _TNは、量子化器の発生する量子化雑音電圧をＶ _QN 、また、積分回路の伝達関数をＨ（ｚ) とした場合、Ｚ変換を用いて数１で表される。

【数１】 Ｖ _TN ＝Ｖ _QN ／（Ｈ（ｚ) ） ² ＝Ｖ _QN・（１−ｚ ^-1 ） ²
ただし、

【数２】

_sはサンプリング周波数である。

【０００５】また、（１−ｚ ^-1 ）の周波数特性は数３で求められる。

【数３】

【０００６】量子化雑音電圧Ｖ _QNは、ｆ _s ／２の帯域内に一様のレベルで分布する白色雑音であることから、数２の周波数特性から明らかなように、雑音電圧Ｖ _TNは低い周波数ほど雑音電圧レベルが低くなることが分かる。
また、サンプリング周波数ｆ _sを高めることによって、
量子化雑音電圧Ｖ _QNが広帯域に分散して雑音レベルが低下することが分かる。 このように、雑音の周波数分布特性を変えてＳ／Ｎ特性を改善する手法は、ノイズシェイピングと呼ばれている。

【０００７】図６に示すＡ／Ｄ変換器において、帰還用のＤ／Ａ変換回路６８、７４や、アナログ回路である積分回路６４、６５及び演算回路６９、７０、７１の直線性が悪いと波形歪を発生し、変換精度を劣化させる。 ここで、まず最初に、帰還用のＤ／Ａ変換回路の直線性を確保することが考えられる。 一般に、Ｄ／Ａ変換回路は、抵抗素子、容量素子によって電圧を分割して所定の電圧を得ようとするものであり、Ｄ／Ａ変換における直線性は抵抗素子あるいは容量素子の比精度で決定される。 重み抵抗形やはしご形のＤ／Ａ変換回路を集積回路上で構成する場合、製造後無調整で、実現可能な比精度は０．１％程度であり、Ｓ／Ｎ特性として６０ｄＢ程度が限界である。 この比精度の限界によるＳ／Ｎ特性の劣化を回避するために、帰還用のＤ／Ａ変換回路は、２値出力（１ビット分解能）の１ビットタイプのもので構成されるようになった。 ２値出力の場合は、どのような２
つの電圧も直線上に乗るので、素子の比精度には無関係となり直線性は問題とならない。 このようなＤ／Ａ変換回路は、従来のＡ／Ｄ変換器において帰還用として使用するには十分な精度を有していると言える。

【０００８】

【発明が解決しようとする課題】しかし、Ａ／Ｄ変換器には、さらに高いＳ／Ｎ特性が要求される様になってきた。 そこで、次に問題となるのが積分回路と演算回路であるが、従来のＡ／Ｄ変換器においては、スイッチドキャパシタ（以下ＳＣという）と演算増幅器を使用して積分回路と演算回路を構成することが多く、２０ビット以上のＡ／Ｄ変換器を実現しようとした場合には、これらの回路の雑音が支配的となる。 このようにＳＣを主体とした回路構成では、積分回路の次数を増やしても１２０
ｄＢ以上のＳ／Ｎ特性を得ることは困難であった。 一方、積分回路の次数を増やせば、帰還ループが不安定になるという問題もあった。

【０００９】

【課題を解決するための手段】以上の課題を解決するため、本発明に係る第１のＡ／Ｄ変換器は、入力信号と帰還信号が入力され、これらの差信号を求める演算回路と、前記演算回路から出力される差信号を積分するＲＣ
形の積分回路と、前記積分回路の出力信号をディジタル信号に変換し、前記Ａ／Ｄ変換器の出力信号として出力する量子化器と、前記量子化器から出力されるディジタル信号をパルス幅変調によりアナログ信号に変換して前記帰還信号とするパルス幅変調回路とを含む。

【００１０】また、本発明に係る第２のＡ／Ｄ変換器は、入力信号と帰還信号が入力され、これらの差信号を求める第１の演算回路と、前記第１の演算回路から出力される差信号を積分するＲＣ形の第１の積分回路と、前記第１の積分回路の出力信号と前記帰還信号との差信号を求める第２の演算回路と、前記第２の演算回路から出力される差信号を積分するＲＣ形の第２の積分回路と、
前記第２の積分回路の出力信号をディジタル信号に変換し、前記Ａ／Ｄ変換器の出力信号として出力する量子化器と、前記量子化器から出力されるディジタル信号をパルス幅変調によりアナログ信号に変換して前記帰還信号とするパルス幅変調回路とを含む。

【００１１】さらに、本発明に係る第３のＡ／Ｄ変換器は、正相入力信号と帰還信号が入力され、これらの差信号を求める第１の演算回路と、逆相入力信号と前記帰還信号が入力され、これらの差信号を求める第２の演算回路と、前記第１の演算回路から出力される差信号を積分するＲＣ形の第１の積分回路と、前記第２の演算回路から出力される差信号を積分するＲＣ形の第２の積分回路と、前記第１の積分回路の出力信号と前記第２の積分回路の出力信号との差を求める第３の演算回路と、前記第３の演算回路の出力信号と前記帰還信号との差信号を求める第４の演算回路と、前記第４の演算回路から出力される差信号を積分するＲＣ形の第３の積分回路と、前記第３の積分回路の出力信号をディジタル信号に変換し、
前記Ａ／Ｄ変換器の出力信号として出力する量子化器と、前記量子化器から出力されるディジタル信号をパルス幅変調によりアナログ信号に変換して前記帰還信号とするパルス幅変調回路とを含む。

【００１２】上記のＡ／Ｄ変換器において、前記量子化器は、オーバーサンプリングによって所定の周期ごとに入力アナログ信号をディジタル信号に変換するとともに振幅方向に２ビット以上の所定ビット数の分解能を有し、前記パルス幅変調回路は、前記量子化器から出力される前記ディジタル信号を前記所定の周期ごとに時間軸方向に前記所定ビット数の分解能を有するパルス幅変調信号に変調するものであっても良い。

【００１３】

【作用】以上の様に構成した本発明に係るＡ／Ｄ変換器によれば、帰還用のＤ／Ａ変換回路にパルス幅変調回路を用いてＡ／Ｄ変換器としての量子化雑音を低減するとともに、積分回路を時間連続形（ＲＣ形）とすることによってスイッチング雑音等を低減し、高いＳ／Ｎ特性が得られる。

【００１４】また、本発明に係る第３のＡ／Ｄ変換器によれば、正相および逆相の入力信号に含まれる同相雑音を排除することが可能である。

【００１５】さらに、量子化器に振幅方向に２ビット以上の分解能をもたせ、それを帰還用のパルス幅変調回路において時間軸方向の分解能に変換することにより、直線性確保と多ビット化を両立させて、より高いＳ／Ｎ特性が得られる。

【００１６】

【実施例】以下、図面に基いて本発明の実施例について説明する。

【００１７】図１は、本発明に係るＡ／Ｄ変換器の第１
の実施例を示すブロック図である。 図１において、１は信号入力端子、２は信号出力端子、６は入力信号と帰還信号との差信号を求める演算回路、３は演算回路６から出力される差信号を積分するＲＣ積分回路、４はＲＣ積分回路３の出力信号を量子化してディジタル信号に変換する量子化器、５は量子化器４から出力されるディジタル信号をパルス幅変調によりアナログ信号に変換して帰還信号を作成するパルス幅変調回路である。 量子化器４
から出力されるディジタル信号は信号出力端子２に供給され、パルス幅変調回路５から出力される帰還信号は演算回路６に供給される。

【００１８】このような構成の△−Σ変調方式を用いたＡ／Ｄ変換器のＳ／Ｎ特性（以下ＳＮＲという）は、量子化雑音のみについては以下の数４で表される。

【数４】 ＳＮＲ＝（６ｋ＋３）ｌｏｇ ₂ （ｍ）−（８ｋ−４） ＋２０ｌｏｇ ₁₀ （２ ⁿ −１） 但し、ｋは積分回路の次数、ｍはオーバーサンプリング比、ｎは帰還用のＤ／Ａ変換回路（ここではパルス幅変調回路）の分解能（変換ビット数）である。

【００１９】ここで、積分回路の次数ｋをあまり大きくすると発振が生じてしまい、オーバーサンプリング比ｍ
をあまり大きくすると回路が複雑になったり消費電力が増加してしまうので、これらの値にはおのずから限界がある。 また、数３の特性は帰還用Ｄ／Ａ変換回路が十分な直線性を確保した場合のものであり、帰還用Ｄ／Ａ変換回路の歪みが直接ＳＮＲを劣化させてしまうと理論値通りのＳＮＲが得られない。 本発明では、まず、ＲＣ積分回路を使用することにより、ＳＣによって発生する量子化雑音を回避してＳＮＲを理論値に近づけた。 この様に積分回路を改善すると、帰還用Ｄ／Ａ変換回路をさらに改善することも有効であり、本発明においては、帰還用Ｄ／Ａ変換回路として直線性に優れたパルス幅変調（ＰＷＭ）回路を採用するとともに、量子化器の振幅方向の分解能ｎを２ビット以上（本実施例においては３ビット、即ち、５〜８値）にして、それをパルス幅変調回路において時間軸方向の分解能に変換することにより、
さらにＳＮＲを改善している。 これらのことにより、２
段の積分回路で高いＳＮＲを実現した。 例えば、数３において、信号周波数帯域を１ｋＨｚ、サンプリング周波数を１．０２４ＭＨｚ、帰還用Ｄ／Ａ変換回路の分解能を３ビット、積分回路の次数を図１の実施例に示す様に１とすると、理論的には１０３ｄＢ程度の高いＳＮＲが得られることが分かる。

【００２０】図４は、回路雑音を極力低減するために本発明で用いたＲＣ形積分回路の具体的構成例を示す回路図であって、抵抗３２、３３と容量３４は積分回路の伝達特性を決めるものであり、３５は演算増幅器である。
ここでは演算増幅器の反転入力を使用しているので、Ｒ
Ｃ形積分回路の２つの入力端子３０、３１に入力信号と逆相帰還信号をそれぞれ供給することにより演算回路としての動作も兼ねている。 なお、位相の反転は量子化器４やパルス幅変調回路において行っても良い。

【００２１】図５は、３ビット量子化器の具体的回路例であり、４４〜４９は量子化電圧を生成するための抵抗器、５０〜５４は電圧比較器である。 ここでは、４個の電圧比較器を用いて量子化器の分解能を５値としており（点線で示される抵抗器４８と電圧比較器５３を含めた場合には６値となる）、所定の周期ごとに入力アナログ信号のオーバーサンプリングを行う。 この量子化器に対応して、帰還用Ｄ／Ａ変換回路においては、前記所定の周期ごとに時間軸方向に３ビットの分解能（ここでは、
量子化器の分解能である５値の振幅に対応させるために、前記所定の周期を４分割したものが最小のパルス幅となる）でもってパルス幅変調信号を作成する。 これによって、オーバーサンプリングに加えて多ビットによる高精度なサンプリングを可能にするとともに、量子化器で使用する抵抗器のバラツキによる歪みは帰還用Ｄ／Ａ
変換回路を含む帰還ループによってほぼ吸収される。

【００２２】図２は、本発明に係るＡ／Ｄ変換器の第２
の実施例を示すブロック図であり、第１の実施例に対して、第２の演算回路８と第２のＲＣ積分回路９を追加して特性の向上を図ったものである。 本実施例においては、積分回路の次数が２となるので、数３によってＳＮ
Ｒを求めると１５５ｄＢ程度の非常に高い値となる。

【００２３】図３は、本発明に係るＡ／Ｄ変換器の第３
の実施例を示すブロック図であり、入力部を差動化し、
積分回路を２次としたものである。 図３において、１１
と１２は正相および逆相の信号入力端子、１３は信号出力端子、１９と２０は正相および逆相の入力信号と帰還信号との差信号をそれぞれ求める第１と第２の演算回路、１４と１５は演算回路１９、２０から出力される差信号をそれぞれ積分する第１と第２のＲＣ積分回路、２
１は第１の積分回路１４の出力信号と第２の積分回路１
５の出力信号との差を求める第３の演算回路、２２は第３の演算回路２１の出力信号と帰還信号との差信号を求める第４の演算回路、１６は第４の演算回路２２から出力される差信号を積分する第３のＲＣ積分回路、１７は第３のＲＣ積分回路１６の出力信号を量子化してディジタル信号に変換する量子化器、１８は量子化器１７から出力されるディジタル信号をパルス幅変調によりアナログ信号に変換して帰還信号を作成するパルス幅変調回路である。 量子化器１７から出力されるディジタル信号は信号出力端子１３に供給され、パルス幅変調回路１８から出力される帰還信号は演算回路１９、２０、２２に供給される。

【００２４】本実施例によれば、数３によるＳＮＲは第２の実施例と同様に１５５ｄＢ程度となり、さらに、正相および逆相の入力信号に含まれる同相雑音を排除することが可能である。 本実施例では、以上の様な構成により、１３０ｄＢ以上のＳＮＲの実現を可能にした。

【００２５】

【発明の効果】以上説明した様に、本発明に係るＡ／Ｄ
変換器によれば、従来よりも高いＳＮＲを得ることが可能である。 あるいは、従来と同等のＳＮＲを確保しながら積分回路の次数を減らすことも可能であり、回路規模を縮小することにより、集積化時の歩留まり向上、さらには消費電力の低減が可能である。 また、積分回路の次数（演算増幅器の個数）の低減は、回路の安定化につながる。

【図面の簡単な説明】

【図１】本発明に係るＡ／Ｄ変換器の第１の実施例を示すブロック図である。

【図２】本発明に係るＡ／Ｄ変換器の第２の実施例を示すブロック図である。

【図３】本発明に係るＡ／Ｄ変換器の第３の実施例を示すブロック図である。

【図４】本発明に係るＡ／Ｄ変換器の実施例に用いられる、ＲＣ形積分回路の具体的回路例を示す図である。

【図５】本発明に係るＡ／Ｄ変換器の実施例に用いられる、比較器を使用した量子化回路の具体的回路例を示す図である。

【図６】従来のＡ／Ｄ変換器の構成例を示すブロック図である。

【符号の説明】

１、１１、１２、６１ アナログ信号入力端子 ２、１３、６３ ディジタル信号出力端子 ３、７、９、１４、１５、１６ ＲＣ積分回路 ４、１７、６７、７３ 量子化器 ５、１８ パルス幅変調回路 ６、８、１９、２０、２１、２２、６９、７０、７１、
７２ 演算回路 ３０、３１ 積分回路入力端子 ３２、３３、４４〜４９ 抵抗器 ３４ 容量 ３５ 積分回路出力端子 ３６ 演算増幅器 ４０ 量子化器入力端子 ４１、４２ 基準電圧端子 ４３ 量子化器出力端子 ５０〜５４ 比較器 ５５ デコーダ ６４、６５ ＳＣ積分回路 ６８、７４ Ｄ／Ａ変換回路 ７５〜７８ 遅延回路 ７９ 微分回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−252022（ＪＰ，Ａ) 特公 平３−927（ＪＰ，Ｂ２)