存储器系统中用以支持同时存储器读取和写入操作的单独读
取和写入地址解码
[0002] 本申请案要求2016年10月4日提交且标题为“
存储器系统中用以支持同时存储器读取和写入操作的单独读取和写入地址解码(SEPARATE READ AND WRITE ADDRESS DECODING IN A MEMORY SYSTEM TO SUPPORT SIMULTANEOUS MEMORY READ AND WRITE OPERATIONS)”的第62/403,740号美国临时
专利申请案的优先权，所述美国临时专利申请案的内容以全文引用的方式并入本文中。
[0003] 本申请案还要求2017年2月10日提交且标题为“存储器系统中用以支持同时存储器读取和写入操作的单独读取和写入地址解码”的第15/429,842号美国专利申请案的优先权，所述美国专利申请案的内容以全文引用的方式并入本文中。
技术领域
[0004] 本
发明的技术大体上涉及用于基于处理器的系统的存储器系统，且更具体地说，涉及能够执行同时存储器读取和写入操作的存储器系统，例如采用静态
随机存取存储器(SRAM)位单元的SRAM系统。
背景技术
[0005] 基于处理器的
计算机系统包含用于数据存储的存储器。存在不同类型的存储器，每一类型具有某些独特的特征。例如，静态随机存取存储器(SRAM)是可以用于基于处理器的计算机系统的一类存储器。与(例如)
动态随机存取存储器(DRAM)不同，SRAM可以在不需要周期性地刷新存储器的情况下存储数据。SRAM含有在SRAM阵列中以存储器行和列组织的多个SRAM位单元(也被称作“位单元”)。对于SRAM阵列中的任何给定行，SRAM阵列的每一列包含其中存储单个数据值或位的SRAM位单元。使用对应于包含特定SRAM位单元的SRAM位单元行的读取和写入字线来对所述特定SRAM位单元执行存储器读取和写入操作。
[0006] 图1是采用SRAM位单元102(0)(0)-102(M)(N)(“位单元102(0)(0)-102(M)(N))用于在数据阵列104中存储数据的示范性SRAM系统100的示意图。数据阵列104经组织为具有‘N+1’位单元列和‘M+1’位单元行的位单元102，从而支持“N+1”位宽数据字。为每一位单元列0-N提供位线
驱动器106(0)-106(N)以驱动
选定的位线(BL)108T(0)-108T(N)和互补位线(BLB)108C(0)-108C(N)用于存储器读取和写入操作。为数据阵列104中的每一位单元行0-M提供字线驱动器110(0)-110(M)以基于从指示待选择的位单元行0-M的存储器地址解码的索引(0)-索引(M)而控制对给
定位单元行0-M中的所寻址位单元102()(0)-102()(N)的存取。时钟
信号CLK 112控制
断言经激活字线114(0)-114(M)存取选定的位单元行0-M中的一行位单元102()(0)-102()(N)的定时。在存储器读取操作中，从位单元102()(0)-102()(N)的选定行从其位线(BL)108T(0)-108T(N)和互补位线108C(0)-108C(N)读出数据位0-N及其互补数据位。感测
放大器116(0)-116(N)感测位线(BL)108T(0)-108T(N)及其相应互补位线108C(0)-108C(N)上的差分
电压以提供数据输出线118(0)-118(N)用于存储器读取操作。在存储器写入操作中，将待写入的数据位0-N提供到相应位线驱动器106(0)-106(N)以分别将接收的数据位0-N及其互补数据位驱动到位线(BL)108T(0)-108T(N)和互补位线(BLB)108C(0)-108C(N)上。将用于选定的位单元行0-M的字线驱动器114(0)-114(M)激活以选择待写入的存储器位单元102()(0)-102()(N)。分别在位线(BL)108T(0)-108T(N)和互补位线(BLB)108C(0)-108C(N)上断言的数据位0-N写入到选定的存储器位单元102()(0)-102()(N)中。
[0007] 图2是在图1中的SRAM系统100中提供的SRAM位单元102的
电路图。SRAM位单元102是标准六(6)晶体管(T)(6T)静态互补存储器位单元。SRAM位单元102包括由电压Vdd供电的两(2)个交叉耦合的
反相器200(0)、200(1)。交叉耦合的反相器200(0)、200(1)彼此加强来以在相应真实存储
节点(T)202T和互补存储节点(C)202C上的电压的形式保持数据。每一反相器200(0)、200(1)包括相应上拉P型
场效应晶体管(PFET)204(0)、204(1)，其
串联耦合到相应下拉N型FET(NFET)206(0)、206(1)。NFET存取晶体管208(0)、208(1)耦合到相应反相器200(0)、200(1)以提供到SRAM位单元102的相应读取/写入端口210T和互补读取/写入端口
210C。在存储器读取操作中，位线(BL)108T和互补位线(BLB)108C经预充电到电压Vdd。随后，耦合到NFET存取晶体管208(0)、208(1)的栅极G的字线(WL)114经断言以致使NFET存取晶体管208(0)、208(1)将表示存储于相应真实存储节点202T和互补存储节点202C中的数据和互补数据的电压传递到位线(BL)108T和互补位线(BLB)108C以评估为差分电压。在存储器写入操作中，待写入到SRAM位单元102的数据和互补数据提供于位线(BL)108T和互补位线(BLB)108C上。随后，字线(WL)114经断言以致使NFET存取晶体管208(0)、208(1)将表示为电压的数据从位线(BL)108T和互补位线(BLB)108C分别传递到真实存储节点202T和互补存储节点202C以存储。
[0008] 一些计算
机架构允许存储器读取和写入操作同时发出到SRAM阵列以增加存储器的处理量性能。然而，图2中的6T SRAM存储器位单元102仅具有一个读取/写入端口210T，其可用于在给定时间进行存储器读取或写入操作。因此，可提供允许同时存储器读取和写入操作的较高性能存储器。此较高性能存储器可以用作例如基于处理器的系统中的
高速缓冲存储器。图3图解说明呈八(8)晶体管(T)(8T)SRAM位单元300的形式的图2中的SRAM位单元102的经调适版本，所述位单元包含从读取/写入端口210T的单独读取端口302以用于支持同时存储器读取和写入操作。因此，SRAM位单元300可称为一(1)读取、一(1)写入(1R1W)SRAM位单元300。NFET存取晶体管208(0)、208(1)是用于响应于写入字线(WWL)306而将数据从写入位线(WBL)304T和互补写入位线(WBLB)304C写入到真实存储节点202T和互补存储节点202C的写入晶体管。SRAM位单元300还包含用于支持存储器读取操作的读取NFET存取晶体管308(0)、308(1)。在存储器读取操作中，断言读取字线(RWL)310，且作为响应而激活读取NFET存取晶体管308(0)。如果存储于真实存储节点202T中的数据是逻辑‘1’值，那么还激活读取NFET存取晶体管308(1)。读取位线(RBL)312由读取NFET存取晶体管308(0)以存储于真实存储节点202T中的读取数据进行驱动。可提供冲突检测电路以当存储器读取和写入操作同时发出到同一SRAM位单元300时避免读取写入冲突，其中存储器写入操作可在存储器读取操作完成之前开始对SRAM位单元300写入数据。
[0009] 虽然在SRAM系统中可采用多端口SRAM位单元，例如图3中的1R1W SRAM位单元300来支持同时存储器读取和写入操作，但此类SRAM位单元在功率、性能和面积(PPA)方面是昂贵的。与例如图2中的6T SRAM位单元相比在8T SRAM位单元中提供的额外两(2)个晶体管消耗额外的面积和功率。因布线较大存储器位单元所需要的额外全局布线产生的额外
电阻-电容(RC)延迟也影响了性能。因此，如果期望使
用例如图3中的1R1W SRAM位单元300等多端口SRAM位单元在例如高速缓冲存储器中使用SRAM位单元，那么所述SRAM位单元将在单端口6T SRAM位单元上具有减少的PPA，这在其PPA方面是更高效的。然而，6T SRAM位单元无法支持同时存储器读取和写入操作。
发明内容
[0010] 本发明的方面涉及存储器系统中用以支持同时存储器读取和写入操作的单独读取和写入地址解码。通过分离读取和写入地址解码，即使采用仅包含一个端口用于进行存储器读取和写入操作的单端口存储器位单元，存储器系统也可避免电路冲突。可能需要作为非限制性实例在存储器系统中采用单端口存储器位单元以最小化存储器系统的功率、性能和面积(PPA)。
[0011] 在此方面，在本文中所揭示的示范性方面中，存储器系统包含存储器阵列，其包括以存储器位单元行和列组织的多个存储器位单元。作为非限制性实例，存储器位单元可为静态随机存取存储器(SRAM)位单元。从存储器系统
请求的相应存储器读取和写入操作的读取和写入地址经单独地解码且驱动到存储器阵列，以使得同时存储器读取和写入操作不受彼此影响。在此方面，对于存储器读取操作，存储器系统经配置以将读取地址解码为读取行选择和读取列选择以选择读取地址的存储器位单元行中的存储器位单元列用于存储器读取操作。对于存储器写入操作，存储器系统经配置以将写入地址解码为写入行选择和写入列选择以选择写入地址的存储器位单元行中的存储器位单元列用于存储器写入操作。因此，用于存储器读取和写入操作的每一存储器地址可根据其相应、单独地解码的读取和写入行和列选择进行存取。然而，在存储器阵列中无法响应于存储器写入操作而选择多个存储器位单元行，因为写入数据将以不合需要的方式写入到多个存储器位单元行(即，多于一个存储器地址
位置)。因此，在本文揭示的实例中，存储器系统经配置以将用于存储器写入操作的写入行选择优先于用于选择待存取的存储器位单元行的读取行选择。如果读取和写入行选择是针对同一存储器位单元行，那么在同时存储器读取和写入操作中的用于存储器读取操作的读取数据和用于存储器写入操作的写入数据两者将是有效的。然而，如果读取和写入行选择不是针对同一存储器位单元行，那么仅存储器写入操作可被指望是成功的，因为存储器系统将写入行选择优先于读取行选择以避免选择存储器阵列中的多个存储器位单元行时的电路冲突。无论是否存在对相同或不同存储器位单元列的同时存储器读取和写入操作，存储器写入操作都是成功的。
[0012] 在本文揭示的其它示范性方面中，即使同时存储器读取和写入操作将使得存储器写入操作始终成功，然而可能还需要使同时存储器读取和写入操作的发生最少以增加存储器读取操作成功。在此方面，可将存储器系统中的存储器阵列分隔为若干存储器子阵列，其各自具有小于存储器系统的总体存储大小的存储大小。当此类存储器读取和写入操作是针对不同存储器子阵列中的存储器地址时支持同时存储器读取和写入操作，而不需要针对存储器写入操作将写入行选择优先于读取行选择。举例来说，存储器子阵列的组织可基于在存储器读取和写入操作中存取的地址的地点的统计知识。举例来说，高速缓冲存储器可展现用于存储器读取和写入操作的强参考地点。然而，如果同时存储器读取和写入操作是针对同一存储器子阵列中的地址，那么存储器子阵列可经配置以如上文所论述分离读取和写入地址解码以支持同时存储器读取和写入操作。这可允许与原本在并不分离读取和写入地址解码的存储器系统中的情形相比使存储器子阵列的大小更大，以使存储器系统的布线和PPA方面的复杂性最小。
[0013] 在此方面，在一个示范性方面中，提供一种用于存储器系统的存储器位单元选择电路。所述存储器位单元选择电路经配置以响应于存储器写入操作而接收指示存储器阵列中的多个存储器位单元行当中的对应于用于所述存储器写入操作的存储器写入地址的存储器位单元行的写入行选择。所述存储器位单元选择电路还经配置以响应于所述存储器写入操作而接收指示所述存储器阵列中的多个存储器位单元列当中的对应于用于所述存储器写入操作的所述存储器写入地址的存储器位单元列的写入列选择。所述存储器位单元选择电路还经配置以响应于所述存储器写入操作而选择所述存储器阵列中的通过所述写入列选择寻址的存储器位单元的所述存储器位单元列。所述存储器位单元选择电路还经配置以响应于所述存储器写入操作而产生指示所述存储器写入操作的读取/写入行选择。所述存储器位单元选择电路还经配置以响应于所述存储器写入操作，响应于指示所述存储器写入操作的所述读取/写入行选择而选择所述存储器阵列中的通过所述写入行选择寻址的存储器位单元的所述存储器位单元行。所述存储器位单元选择电路还经配置以响应于存储器读取操作而接收指示所述存储器阵列中的所述多个存储器位单元行当中的对应于用于所述存储器读取操作的存储器读取地址的存储器位单元行的读取行选择。所述存储器位单元选择电路还经配置以响应于所述存储器读取操作而接收指示所述存储器阵列中的所述多个存储器位单元列当中的对应于用于所述存储器读取操作的所述存储器读取地址的存储器位单元列的读取列选择。所述存储器位单元选择电路还经配置以响应于所述存储器读取操作而选择所述存储器阵列中的通过所述读取列选择寻址的存储器位单元的所述存储器位单元列。所述存储器位单元选择电路还经配置以响应于所述存储器读取操作，响应于所述存储器写入操作对于所述存储器读取操作不存在而产生指示所述存储器读取操作的读取/写入行选择。所述存储器位单元选择电路还经配置以响应于所述存储器读取操作，响应于指示所述存储器读取操作的所述读取/写入行选择而选择所述存储器阵列中的通过所述读取行选择寻址的所述存储器位单元的所述存储器位单元行。
[0014] 在另一示范性方面中，提供一种用于存储器系统的存储器位单元选择电路。所述存储器位单元选择电路包括用于接收指示存储器阵列中的多个存储器位单元行当中的对应于用于存储器写入操作的存储器写入地址的存储器位单元行的写入行选择的装置。所述存储器位单元选择电路还包括用于接收指示所述存储器阵列中的多个存储器位单元列当中的对应于用于所述存储器写入操作的所述存储器写入地址的存储器位单元列的写入列选择的装置。所述存储器位单元选择电路还包括用于选择所述存储器阵列中的通过所述用于接收所述写入列选择的装置寻址的存储器位单元的所述存储器位单元列的装置。所述存储器位单元选择电路还包括用于产生指示所述存储器写入操作的读取/写入行选择的装置。所述存储器位单元选择电路还包括用于接收指示所述存储器阵列中的所述多个存储器位单元行当中的对应于用于存储器读取操作的存储器读取地址的存储器位单元行的读取行选择的装置。所述存储器位单元选择电路还包括用于接收指示所述存储器阵列中的所述多个存储器位单元列当中的对应于用于所述存储器读取操作的所述存储器读取地址的存储器位单元列的读取列选择的装置。所述存储器位单元选择电路还包括用于选择所述存储器阵列中的通过所述用于接收所述读取列选择的装置寻址的存储器位单元的所述存储器位单元列的装置。所述存储器位单元选择电路还包括用于响应于所述存储器写入操作对于所述存储器读取操作不存在而产生指示所述存储器读取操作的读取/写入行选择的装置。所述存储器位单元选择电路还包括用于响应于所述用于产生指示所述存储器写入操作的所述读取/写入行选择的装置而选择所述存储器阵列中的通过所述写入行选择寻址的所述存储器位单元的所述存储器位单元行的装置。所述存储器位单元选择电路还包括用于响应于所述用于产生指示所述存储器读取操作的所述读取/写入行选择的装置而选择所述存储器阵列中的通过所述读取行选择寻址的所述存储器位单元的所述存储器位单元行的装置。
[0015] 在另一示范性方面中，提供一种对存储器系统中的存储器阵列执行存储器读取和写入操作的方法。所述方法包括接收指示存储器阵列中的多个存储器位单元行当中的对应于用于存储器写入操作的存储器写入地址的存储器位单元行的写入行选择。所述方法还包括接收指示所述存储器阵列中的多个存储器位单元列当中的对应于用于所述存储器写入操作的所述存储器写入地址的存储器位单元列的写入列选择。所述方法还包括接收指示所述存储器阵列中的所述多个存储器位单元行当中的对应于用于存储器读取操作的存储器读取地址的存储器位单元行的读取行选择。所述方法还包括接收指示所述存储器阵列中的所述多个存储器位单元列当中的对应于用于所述存储器读取操作的所述存储器读取地址的存储器位单元列的读取列选择。所述方法还包括选择所述存储器阵列中的通过所述写入列选择寻址的存储器位单元的所述存储器位单元列。所述方法还包括选择所述存储器阵列中的通过所述读取行选择寻址的存储器位单元的所述存储器位单元列。所述方法还包括响应于所述存储器写入操作存在而产生指示所述存储器写入操作的读取/写入行选择。所述方法还包括响应于指示所述存储器写入操作的所述读取/写入行选择而选择所述存储器阵列中的通过所述写入行选择寻址的所述存储器位单元的所述存储器位单元行。
[0016] 在另一示范性方面中，提供一种存储器系统。所述存储器系统包括存储器阵列，其包括经组织成多个存储器位单元行和多个存储器位单元列的多个存储器位单元。所述存储器系统还包括读取/写入
解码器电路。所述读取/写入解码器电路经配置以在存储器读取操作中将存储器读取地址解码为：指示所述存储器阵列中的所述多个存储器位单元行当中的对应于所述存储器读取地址的存储器位单元行的读取行选择；以及指示所述存储器阵列中的所述多个存储器位单元列当中的对应于所述存储器读取地址的存储器位单元列的读取列选择。所述读取/写入解码器电路经配置以在存储器写入操作中将存储器写入地址解码为：指示所述存储器阵列中的所述多个存储器位单元行当中的对应于所述存储器写入地址的存储器位单元行的写入行选择；以及指示所述存储器阵列中的所述多个存储器位单元列当中的对应于所述存储器写入地址的存储器位单元列的写入列选择。所述存储器系统还包括至少一个存储器位单元选择电路。每一存储器位单元选择电路经配置以响应于所述存储器写入操作而选择所述存储器阵列中的所述多个存储器位单元列当中的通过所述写入列选择寻址的存储器位单元列。每一存储器位单元选择电路还经配置以响应于所述存储器写入操作而产生指示所述存储器写入操作的读取/写入行选择。每一存储器位单元选择电路进一步经配置以响应于所述存储器写入操作，响应于指示所述存储器写入操作的所述读取/写入行选择而选择所述存储器阵列中的所述多个存储器位单元行当中的通过所述写入行选择寻址的存储器位单元行。每一存储器位单元选择电路经配置以响应于所述存储器读取操作而选择所述存储器阵列中的所述多个存储器位单元列当中的通过所述读取列选择寻址的存储器位单元列。每一存储器位单元选择电路还经配置以响应于所述存储器读取操作，响应于所述存储器写入操作对于所述存储器读取操作不存在而产生指示所述存储器读取操作的读取/写入行选择。每一存储器位单元选择电路还经配置以响应于所述存储器读取操作，响应于指示所述存储器读取操作的所述读取/写入行选择而选择所述存储器阵列中的通过所述读取行选择寻址的存储器位单元的存储器位单元行。
附图说明
[0017] 图1是采用静态随机存取存储器(SRAM)系统的示范性基于处理器的存储器系统的示意图，所述SRAM系统包含用于储存数据的按位单元行和列组织的静态存储器位单元的数据阵列；
[0018] 图2是在图1中的SRAM系统中的数据阵列中可采用的单端口、六(6)晶体管(T)(6T)SRAM位单元的电路图；
[0019] 图3是在图1中的SRAM系统中的数据阵列中可采用的多端口、八(8)晶体管(T)(8T)SRAM位单元的电路图；
[0020] 图4是在基于处理器的系统中可提供的示范性存储器系统的电路图，其中存储器系统包含一或多个存储器子阵列和经配置以将读取和写入地址单独地解码为读取和写入行和列选择的全局解码器电路，且其中每一存储器子阵列经配置以将写入行选择优先于读取行选择以支持对存储器子阵列的同时存储器读取和写入操作；
[0021] 图5是在图4中的存储器系统中可提供的存储器子阵列的示范性电路图，其中存储器子阵列包含用于产生用于相应存储器读取和写入操作的单独读取和写入时钟的读取/写入时钟产生电路，以及经配置以在读取行选择与写入行选择之间进行选择以驱动相关联存储器位单元行的行选择电路；
[0022] 图6是图解说明图5中的存储器子阵列中用于同时存储器读取和写入操作的地址条件的表；
[0023] 图7是图解说明在图5中的存储器子阵列中执行同时存储器读取和写入操作的示范性过程的
流程图；
[0024] 图8是在图5中的存储器子阵列中的读取/写入时钟产生电路中可包含的时钟定时控制电路的电路图，所述时钟定时控制电路用于在同时读取和写入操作期间只要读取
时钟信号对于读取操作在作用中就保持写入时钟信号在作用中，以支持对存储器子阵列的同时存储器读取和写入操作；
[0025] 图9是图解说明由图8中的时钟定时控制电路响应于读取时钟信号和写入时钟信号而产生的信号的示范性定时的定时图；以及
[0026] 图10是可包含存储器系统的示范性基于处理器的系统的
框图，所述存储器系统经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作，包含但不限于图4和5中的存储器系统。
具体实施方式
[0027] 现参考各图，描述本发明的数个示范性方面。词语“示范性”在本文中用于意指“充当实例、例子或说明”。本文中描述为“示范性”的任何方面不一定解释为相对于其它方面为优选的或有利的。
[0028] 本发明的方面涉及存储器系统中用以支持同时存储器读取和写入操作的单独读取和写入地址解码。通过分离读取和写入地址解码，即使采用仅包含一个端口用于进行存储器读取和写入操作的单端口存储器位单元，存储器系统也可避免电路冲突。可能需要作为非限制性实例在存储器系统中采用单端口存储器位单元以最小化存储器系统的功率、性能和面积(PPA)。
[0029] 在此方面，在本文中所揭示的示范性方面中，存储器系统包含存储器阵列，其包括以存储器位单元行和列组织的多个存储器位单元。作为非限制性实例，存储器位单元可为静态随机存取存储器(SRAM)位单元。从存储器系统请求的相应存储器读取和写入操作的读取和写入地址经单独地解码且驱动到存储器阵列，以使得同时存储器读取和写入操作不受彼此影响。在此方面，对于存储器读取操作，存储器系统经配置以将读取地址解码为读取行选择和读取列选择以选择读取地址的存储器位单元行中的存储器位单元列用于存储器读取操作。对于存储器写入操作，存储器系统经配置以将写入地址解码为写入行选择和写入列选择以选择写入地址的存储器位单元行中的存储器位单元列用于存储器写入操作。因此，用于存储器读取和写入操作的每一存储器地址可根据其相应、单独地解码的读取和写入行和列选择进行存取。然而，在存储器阵列中无法响应于存储器写入操作而选择多个存储器位单元行，因为写入数据将以不合需要的方式写入到多个存储器位单元行(即，多于一个存储器地址位置)。因此，在本文揭示的实例中，存储器系统经配置以将用于存储器写入操作的写入行选择优先于用于选择待存取的存储器位单元行的读取行选择。如果读取和写入行选择是针对同一存储器位单元行，那么在同时存储器读取和写入操作中的用于存储器读取操作的读取数据和用于存储器写入操作的写入数据两者将是有效的。然而，如果读取和写入行选择不是针对同一存储器位单元行，那么仅存储器写入操作可被指望是成功的，因为存储器系统将写入行选择优先于读取行选择以避免选择存储器阵列中的多个存储器位单元行时的电路冲突。无论是否存在对相同或不同存储器位单元列的同时存储器读取和写入操作，存储器写入操作都是成功的。
[0030] 图4是可在基于处理器的系统中提供以支持存储器读取和写入操作以用于存储数据的示范性存储器系统400的图。存储器系统400可提供于集成电路(IC)402中。此外，存储器系统400可提供为具有处理器和其它基于处理器的组件的芯片上系统(SoC)404。存储器系统400经配置以响应于来自处理器或其它主控装置的存储器读取和写入请求而对存储器阵列406中的存储器位单元执行存储器读取和写入操作。举例来说，存储器系统400可以是可由基于处理器的系统中的处理器存取以用于存储和检索高速缓存数据的高速缓冲存储器。存储器阵列406可包含一或多个存储器子阵列408(1)-408(S)，其各自含有可存取以用于存储器读取和写入操作的存储器位单元410。在此实例中，每一存储器子阵列408(1)-408(S)是存储器阵列406中的可寻址空间的唯一可寻址子集。示出存储器位单元410用于存储器子阵列408(1)作为实例。如其中所示，存储器位单元410以存储器位单元行R(0)-R(N)和存储器位单元列C(0)-C(M)组织。存储器子阵列408(1)-408(S)可经配置以提供其自身的专用存取电路以使得在一个存储器子阵列408(1)-408(S)中执行的存储器操作独立于在另一存储器子阵列408(1)-408(S)中执行的存储器操作。举例来说，如果在支持同时存储器读取和写入操作的基于处理器的系统中提供存储器系统400，那么经寻址到不同存储器子阵列408(1)-408(S)的存储器读取和写入操作可在其相应存储器子阵列408(1)-408(S)中同时执行而不彼此干扰。
[0031] 继续参考图4，在此实例中存储器系统400包含全局控制电路412。全局控制电路412经配置以接收存储器操作请求。在此方面，全局控制电路412经配置以接收读取信号R以指示对存储器系统400的存储器读取请求以执行存储器读取操作。全局控制电路412经配置以响应于存储器读取操作而接收存储器读取地址(rd_mem_addr)414以指示存储器阵列406中的存储器位单元410的存储器地址以进行读取。在存储器阵列406中的存储器读取地址(rd_mem_addr)414处的X+1位(X:0)的读取数据(rd_data)416提供到全局读取/写入(RD/WR)数据输入/输出(I/O)电路418，其可随后提供到基于处理器的系统中的请求装置。举例来说，X+1位可为存储器阵列406中的字大小存取。全局控制电路412还经配置以接收写入信号W以指示对存储器系统400的存储器写入请求以执行存储器写入操作。全局控制电路412经配置以响应于存储器读取操作而接收存储器写入地址(wr_mem_addr)420以指示存储器阵列406中的存储器位单元的存储器地址以进行写入。在存储器阵列406中的存储器写入地址(wr_mem_addr)420处的存储器位单元410中待写入的X+1位(X:0)的写入数据(wr_data)
422提供到全局RD/WR数据I/O电路416。
[0032] 可选择存储器子阵列408(1)-408(S)的大小以提供经寻址到不同存储器子阵列408(1)-408(S)的同时存储器读取和写入操作的所需统计发生。对总体可寻址存储器空间的存储器子阵列408(1)-408(S)的大小越小，经寻址到不同存储器子阵列408(1)-408(S)的同时存储器读取和写入操作的可能性越大。然而，如下文更详细地论述，图4中的存储器系统400经配置以单独地解码存储器读取地址(rd_mem_addr)414和存储器写入地址(wr_mem_addr)420以用于相应存储器读取和写入操作，以允许同时执行对相同存储器子阵列408(1)-408(S)的存储器读取和写入操作。因此，作为一实例，这可允许减少经分离存储器子阵列408(1)-408(S)的数目，包含降至一(1)个存储器子阵列408，而且支持同时存储器读取和写入操作。此外，如将在下文更详细地论述，单独地解码存储器读取地址(rd_mem_addr)414和存储器写入地址(wr_mem_addr)420用于相应存储器读取和写入操作可允许使用单端口存储器位单元410，其可具有比多端口存储器位单元410减少的面积，所述多端口存储器位单元可需要更多面积用于更多晶体管且因此涉及更复杂的布线，从而在PPA方面更低效。
[0033] 在此方面，继续参考图4，为了响应于存储器读取操作而在存储器阵列406中的存储器读取地址(rd_mem_addr)414处存取存储器阵列406中的存储器位单元410，全局控制电路412将存储器读取地址(rd_mem_addr)414提供到读取/写入解码器电路424。在此实例中读取/写入解码器电路424对所有存储器子阵列408(1)-408(S)是全局的。读取/写入解码器电路424经配置以将存储器读取地址(rd_mem_addr)414单独地解码为读取行选择(rd_row_sel)426，其指示存储器阵列406中的多个存储器位单元行R(0)-R(N)当中的对应于存储器读取地址(rd_mem_addr)414的存储器位单元行R。读取/写入解码器电路424还经配置以将存储器读取地址(rd_mem_addr)414解码为读取列选择(rd_col_sel)428，其指示存储器阵列中的多个存储器位单元列C(0)-C(M)当中的对应于存储器读取地址(rd_mem_addr)414的存储器位单元列C。读取/写入解码器电路424还经配置以产生读取时钟信号(rd_clk)430以提供到存储器阵列406，以对其中在根据读取行选择(rd_row_sel)426和读取列选择(rd_col_sel)428控制从处于选定行R和列C的选定存储器位单元410读取数据时涉及的电路进行计时。
[0034] 类似地，对于存储器写入操作，全局控制电路412将存储器写入地址(wr_mem_addr)420提供到读取/写入解码器电路424。读取/写入解码器电路424经配置以将存储器写入地址(wr_mem_addr)420单独地解码为写入行选择(wr_row_sel)432，其指示存储器阵列406中的多个存储器位单元行R(0)-R(N)当中的对应于存储器写入地址(wr_mem_addr)420的存储器位单元行R。读取/写入解码器电路424还经配置以将存储器写入地址(wr_mem_addr)420解码为写入列选择(wr_col_sel)434，其指示存储器阵列406中的多个存储器位单元列C(0)-C(M)当中的对应于存储器写入地址(wr_mem_addr)420的存储器位单元列C。读取/写入解码器电路424还经配置以产生写入时钟信号(wr_clk)436以提供到存储器阵列
406，以对其中在根据写入行选择(wr_row_sel)432和写入列选择(wr_col_sel)434控制对处于选定行R和列C的选定存储器位单元410写入数据时涉及的电路进行计时。
[0035] 通过图4中的存储器系统400中的读取/写入解码器电路424单独地解码存储器读取地址(rd_mem_addr)414和存储器写入地址(wr_mem_addr)420用于相应存储器读取和写入操作，存储器阵列406经配置以处置经寻址到相同存储器子阵列408(1)-408(S)的同时存储器读取和写入操作。读取行选择(rd_row_sel)426和读取列选择(rd_col_sel)428是与写入行选择(wr_row_sel)432和写入列选择(wr_col_sel)434分开地且独立地产生。在此方面，经寻址的存储器子阵列408(1)-408(S)中的存储器位单元选择电路436(1)-436(S)使用读取行选择(rd_row_sel)426和读取列选择(rd_col_sel)428来选择经寻址存储器子阵列408(1)-408(S)中的存储器位单元410的存储器位单元行R和存储器位单元列C以用于存储器读取操作。经寻址存储器子阵列408(1)-408(S)中的存储器位单元选择电路436(0)-436(S)还使用写入行选择(wr_row_sel)432和写入列选择(wr_col_sel)434以独立地选择经寻址存储器子阵列408(1)-408(S)中的存储器位单元410的存储器位单元行R和存储器位单元列C以用于存储器写入操作。
[0036] 即使图4中的读取/写入解码器电路424经配置以单独地产生用于存储器读取操作的读取行选择(rd_row_sel)426和读取列选择(rd_col_sel)428以及用于存储器写入操作的写入行选择(wr_row_sel)432和写入列选择(wr_col_sel)434以允许存储器子阵列408(1)-408(S)支持同时存储器读取和写入操作，也无法同时选择不同的存储器位单元行R(0)-R(N)用于存储器写入操作。否则，为存储器写入操作提供的写入数据(wr_data)422将以不期望的方式覆写多个选定的存储器位单元行R(0)-R(N)。因此，为了避免存储器阵列406中的针对同时存储器读取和写入操作的这种电路冲突，图4中的存储器子阵列408(1)-
408(S)中的存储器位单元选择电路436(1)-436(S)经配置以将写入行选择(wr_row_sel)
432优先于读取行选择(rd_row_sel)426以驱动存储器阵列406中的存储器位单元410的行R。因此，在同时存储器读取和写入操作中，作为优先级，写入数据(wr_data)422根据写入地址(wr_mem_addr)420针对选定的存储器位单元行R被写入到存储器位单元410中。因此，如果读取行选择(rd_row_sel)426和写入行选择(wr_row_sel)432是针对同一存储器位单元行R，那么用于存储器写入操作的写入数据(wr_data)422和用于存储器写入操作的读取数据(rd_data)416将是有效的。然而，如果读取行选择(rd_row_sel)426和写入行选择(wr_row_sel)432不是针对同一存储器位单元行R，那么仅存储器写入操作可被指望为成功的，因为存储器位单元选择电路436(1)-436(S)将写入行选择(wr_row_sel)432优先于读取行选择(rd_row_sel)426以用于对同一存储器子阵列408(1)-408(S)的同时存储器读取和写入操作。以此方式，无论是否存在对相同或不同存储器位单元列C(0)-C(M)的同时存储器读取和写入操作，存储器写入操作都是成功的。
[0037] 为了提供在存储器子阵列中可提供以从存储器读取和写入操作接收单独地解码的读取和写入地址且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作的存储器位单元选择电路的更多示范性细节，提供图5。图5是在图4中的存储器系统400中可提供的存储器子阵列500的示范性电路图。存储器子阵列500包含存储器位单元选择电路502。存储器子阵列500可经包含作为图4中的存储器系统400中的存储器子阵列408(1)-408(S)中的任一者。存储器位单元选择电路502可经提供作为图4中的存储器子阵列408(1)-
408(S)中的存储器位单元选择电路436(1)-436(S)中的任一者。
[0038] 参考图5，存储器位单元选择电路502经配置以响应于经寻址到存储器子阵列500中的存储器读取地址的存储器读取操作而接收读取行选择(rd_row_sel)426、读取列选择(rd_col_sel)428和读取时钟(rd_clk)430。存储器位单元选择电路502还经配置以响应于经寻址到存储器子阵列500中的存储器写入地址的存储器写入操作而接收写入行选择(wr_row_sel)432、写入列选择(wr_col_sel)434和写入时钟(wr_clk)436。如果存储器读取和写入操作是针对存储器子阵列500中的存储器读取和写入地址两者，那么存储器位单元选择电路502单独地接收读取行选择(rd_row_sel)426、读取列选择(rd_col_sel)428和读取时钟(rd_clk)430以及写入行选择(wr_row_sel)432、写入列选择(wr_col_sel)434和写入时钟(wr_clk)436以用于存储器读取和写入操作。
[0039] 继续参考图5，在此实例中存储器位单元选择电路502包含读取/写入(RD/WR)时钟产生电路503。响应于存储器写入操作，RD/WR时钟产生电路503经配置以产生对应于存储器位单元列C(0)-C(M)的写入列选择(wr_col_sel<0>-wr_col_sel)504(0)-504(M)，其对应于由图4中的读取/写入解码器电路424提供的写入列选择(wr_col_sel)434。还响应于存储器写入操作，RD/WR时钟产生电路503还经配置以产生列写入时钟信号(col_wr_clk)506。产生的写入列选择(wr_col_sel<0>-wr_col_sel)504(0)-504(M)激活选定的存储器位单元列C(0)-C(M)中的对应写入列驱动器电路508(0)-508(M)以将对应写入数据(wr_data)
422驱动到位线BL(0)(0)-BL(0)(X)-BL(M)(0)-BL(M)(X)和互补位线BLB(0)(0)-BLB(0)(X)-BLB(M)(0)-BLB(M)(X)上，以写入到对应于选定的存储器位单元列C(0)-C(M)的存储器位单元410(0)()(0)-410(M)()(X)中。存储器位单元410(0)()(0)-410(M)()(X)可为例如仅包含一个接入端口用于执行存储器读取和写入操作的SRAM位单元。举例来说，存储器位单元410(0)()(0)-410(M)()(X)可各自为类似或相似于图2中的SRAM位单元102的6T SRAM存储器位单元。列写入时钟信号(col_wr_clk)506由选定的存储器位单元列C(0)-C(M)使用以驱动写入列驱动器电路508(0)-508(M)的操作定时。
[0040] 继续参考图5，响应于存储器读取操作，读取/写入时钟产生电路经配置以产生位线预充
电信号(bl_prech)510以致使位线预充电器电路512(0)-512(M)对位线BL(0)(0)-BL(0)(X)-BL(M)(0)-BL(M)(X)和互补位线BLB(0)(0)-BLB(0)(X)-BLB(M)(0)-BLB(M)(X)进行预充电。在预充电之后，RD/WR时钟产生电路503经配置以产生对应于存储器位单元列C(0)-C(M)的读取列选择(rd_col_sel<0>-rd_col_sel
)514(0)-514(M)，其对应于由图4中的读取/写入解码器电路424提供的读取列选择(rd_col_sel)428。还响应于存储器读取操作，RD/WR时钟产生电路503还经配置以产生列读取时钟信号(col_rd_clk)516。产生的读取列选择(rd_col_sel<0>-rd_col_sel)514(0)-514(M)激活选定的存储器位单元列C(0)-C(M)中的对应读取列选择电路518(0)-518(M)。读取列选择电路518(0)-518(M)经配置以选择对应于选定的存储器位单元列C(0)-C(M)的位线BL(0)(0)-BL(0)(X)-BL(M)(0)-BL(M)(X)和互补位线BLB(0)(0)-BLB(0)(X)-BLB(M)(0)-BLB(M)(X)。列读取时钟信号(col_rd_clk)516由选定的存储器位单元列C(0)-C(M)使用以驱动读取列选择电路518(0)-518(M)的操作定时。读取列选择电路518(0)-518(M)还可包含感测放大器，其经配置以通过对应于选定的存储器位单元列C(0)-C(M)的存储器位单元410(0)()(0)-410(M)()(X)感测在位线BL(0)(0)-BL(0)(X)-BL(M)(0)-BL(M)(X)和互补位线BLB(0)(0)-BLB(0)(X)-BLB(M)(0)-BLB(M)(X)上断言的读取数据(rd_data)416。[0041] 继续参考图5，存储器位单元选择电路502还经配置以响应于存储器读取和/或写入操作而选择存储器位单元行R(0)-R(N)。为每一存储器位单元行R(0)-R(N)提供字线(WL(0)-WL(N))520(0)-520(N)以激活对应存储器位单元行R(0)-R(N)中的存储器位单元410(0)(0)()-410(0)(N)()用于存储器读取和/或写入操作。如先前论述当存储器系统400经寻址用于存储器读取操作时，通过由图4中的读取/写入解码器电路424产生的对应读取行选择(rd_row_sel<0>-rd_row_sel)426(0)-426(N)控制字线(WL(0)-WL(N))520(0)-520(N)的选择。如先前论述当存储器系统400经寻址用于存储器写入操作时，通过由图4中的读取/写入解码器电路424产生的对应写入行选择(wr_row_sel<0>-wr_row_sel)432(0)-432(N)控制字线(WL(0)-WL(N))520(0)-520(N)的选择。
[0042] 因为响应于存储器读取和/或写入操作每次可激活仅一个字线520(0)-520(N)，且存储器子阵列500经配置以支持同时存储器读取和写入操作，所以存储器位单元选择电路502包含各自对应于存储器位单元行R(0)-R(N)的多个行选择电路522(0)-522(N)。在此实例中，行选择电路522(0)-522(N)是多路复用器电路524(0)-524(N)。行选择电路522(0)-
522(N)各自经配置以根据存储器读取和/或写入操作的读取和/或写入存储器地址接收相应读取行选择(rd_row_sel<0>-rd_row_sel)426(0)-426(N)和写入行选择(wr_row_sel<0>-wr_row_sel)432(0)-432(N)。行选择电路522(0)-522(N)还经配置以接收对应于存储器读取或写入操作是否在作用中的读取/写入行选择526。在此实例中，读取/写入行选择
526包括用于存储器读取操作的所产生字线读取时钟信号(WL_rd_clk)528和用于存储器写入操作的所产生字线读取时钟信号(WL_rd_clk)530。RD/WR时钟产生电路503经配置以基于接收的读取时钟信号(rd_clk)430和写入时钟信号(wr_clk)436而产生字线读取时钟信号(WL_rd_clk)528和字线读取时钟信号(WL_rd_clk)530。
[0043] 继续参考图5，因为同时存储器读取和写入操作可导致选择不同的存储器位单元行R(0)-R(N)，所以存储器位单元选择电路502经配置以将存储器写入操作优先于存储器读取操作。这避免了在存储器读取和写入操作是针对不同存储器位单元行R(0)-R(N)的情况下多于一(1)个存储器位单元行R(0)-R(N)被同时激活。在此方面，RD/WR时钟产生电路503经配置以响应于存储器写入操作而产生字线读取时钟信号(WL_wr_clk)530。RD/WR时钟产生电路503还经配置以仅在存储器写入操作不存在的情况下响应于存储器读取操作而产生读取时钟信号(WL_rd_clk)528。如果在存储器写入操作期间存储器写入操作存在，那么RD/WR时钟产生电路503经配置以抑制读取时钟信号(rd_clk)430以使得不产生读取时钟信号(WL_rd_clk)528。行选择电路522(0)-522(N)响应于字线写入时钟信号(WL_wr_clk)530的存在而传递对应字线(WL(0)-WL(N))520(0)-520(N)上的对应写入行选择(wr_row_sel<0>-wr_row_sel)432(0)-432(N)。行选择电路522(0)-522(N)响应于字线读取时钟信号(WL_rd_clk)528的存在而传递对应字线(WL(0)-WL(N))520(0)-520(N)上的对应读取行选择(rd_row_sel<0>-rd_row_sel)426(0)-426(N)，除非字线写入时钟信号(WL_rd_clk)528在作用中而指示存储器写入操作的存在。
[0044] 图6是图解说明图5中的存储器子阵列500中用于同时存储器读取和写入操作的地址条件602的表600。如其中所示，当读取行选择(rd_row_sel)426匹配于用于同时存储器读取和写入操作的写入行选择(wr_row_sel)432时，对用于选择存储器位单元行R(0)-R(N)的写入行选择(wr_row_sel)432给出的优先级区分确保了写入操作成功。无论读取列选择(rd_col_sel)428是匹配还是不匹配写入列选择(wr_col_sel)434都是如此。在此情境下，如果读取列选择(rd_col_sel)428匹配于写入列选择(wr_col_sel)434，那么根据写入列选择(wr_col_sel)434由图5中的选定写入列驱动器电路508(0)-508(M)写入到选定存储器位单元列C(0)-C(M)的写入数据(wr_data)422将传递到由用于同一存储器位单元列C(0)-C(M)的读取列选择(rd_col_sel)428选择的读取列选择电路518(0)-518(M)。在此情境下，读取列选择(rd_col_sel)428不匹配于写入列选择(wr_col_sel)434，写入数据(wr_data)422将根据写入列选择(wr_col_sel)434由图5中的选定写入列驱动器电路508(0)-508()写入到选定存储器位单元列C(0)-C(M)。将通过由用于不同存储器位单元列C(0)-C(M)的读取列选择(rd_col_sel)428选择的读取列选择电路518(0)-518(M)来感测读取数据(rd_data)416。
[0045] 继续参考图6，当针对同时存储器读取和写入操作读取行选择(rd_row_sel)426不匹配于写入行选择(wr_row_sel)432时，对用于选择存储器位单元行R(0)-R(N)的写入行选择(wr_row_sel)432给出的优先级区分仍确保写入操作成功。然而，通过由用于存储器读取操作的读取列选择(rd_col_sel)428选择的读取列选择电路518(0)-518(M)感测的读取数据(rd_data)416无法被依赖，且因此视为读取失败。这是因为用于根据读取列选择(rd_col_sel)428的存储器读取操作的存储器位单元行R(0)-R(N)未被选择。因此，通过读取列选择电路518(0)-518(M)感测的任何读取数据(rd_data)416将不会来自用于根据读取列选择(rd_col_sel)428的存储器读取操作的经寻址存储器位单元行R(0)-R(N)。
[0046] 图7是图解说明在图5中的存储器子阵列500中执行同时存储器读取和写入操作的示范性过程700的流程图。在此方面，存储器位单元选择电路502接收写入行选择(wr_row_sel)432(0)-432(N)，其指示存储器子阵列500中的对应于用于存储器写入操作的存储器写入地址(wr_mem_addr)420的存储器位单元行R(0)-R(N)(框702)。存储器位单元选择电路502接收写入列选择(wr_col_sel)434(0)-434(N)，其指示存储器子阵列500中的对应于用于存储器写入操作的存储器写入地址(wr_mem_addr)420的存储器位单元列C(0)-C(M)(框
704)。存储器位单元选择电路502接收读取行选择(rd_row_sel)426(0)-426(M)，其指示存储器子阵列500中的对应于用于存储器读取操作的存储器读取地址(rd_mem_addr)414的存储器位单元行R(0)-R(N)(框706)。存储器位单元选择电路502接收读取列选择(rd_col_sel)428(0)-428(M)，其指示存储器子阵列500中的对应于用于存储器读取操作的存储器读取地址(rd_mem_addr)414)的存储器位单元列C(0)-C(M)(框708)。存储器位单元选择电路
502选择存储器子阵列500)中通过写入列选择(wr_col_sel)434(0)-434(N)寻址的存储器位单元410(0)()()-410(M)()()的存储器位单元列C(0)-C(M)(框710)。存储器位单元选择电路502选择存储器子阵列500中的通过读取列选择(rd_col_sec)428(0)-428(M)寻址的存储器位单元(410(0)()()-410(M)()())的存储器位单元列C(0)-C(M)(框712)。存储器位单元选择电路502响应于存储器写入操作存在而产生指示存储器写入操作的读取/写入行选择526(框714)。存储器位单元选择电路502响应于指示存储器写入操作的读取/写入行选择526而选择存储器子阵列500中通过写入行选择(wr_row_sel)432(0)-432(N)寻址的存储器位单元410()(0)()-410()(N)()的存储器位单元行R(0)-R(N)(图7中的框716)。
[0047] 如上文所论述，图5中的存储器位单元选择电路502且具体来说RD/WR时钟产生电路503经配置以当存储器写入操作存在或在作用中时响应于同时存储器读取和写入操作而抑制或阻挡读取时钟信号(rd_clk)430。这使得可如上文所论述将存储器写入操作列入优先。作为一实例，可基于写入时钟信号(wr_clk)436的存在而确定存储器写入操作存在。在图5中的存储器子阵列500中的存储器位单元选择电路502或RD/WR时钟产生电路503中可提供不同电路以当写入时钟信号(wr_clk)430不存在时抑制读取时钟信号(rd_clk)430。
[0048] 即使读取时钟信号(rd_clk)430被抑制，也可能需要维持图5中的存储器子阵列500中关于通过读取时钟信号(rd_clk)430的读取操作所涉及的电路的相同读取操作时钟定时。这是因为如上文所论述，当针对同时存储器读取和写入操作读取行选择(rd_row_sel)426匹配于写入行选择(wr_row_sel)432时，读取和写入操作均可执行。然而，存储器子阵列500的操作的定时是基于读取/写入行选择526，所述读取/写入行选择是为了防止不同存储器位单元行R(0)-R(N)同时激活而产生。
[0049] 在此方面，图8是在图5中的存储器子阵列500中的存储器位单元选择电路502或RD/WR时钟产生电路503中可包含的时钟定时控制电路800的电路图。如下文所论述，只要读取时钟信号(rd_clk)430对于读取操作在作用中，时钟定时控制电路800就在同时读取和写入操作期间保持写入时钟信号(wr_clk)436在作用中。这使得写入时钟信号(wr_clk)436保持在作用中以包含用于控制读取操作的读取时钟信号(rd_clk)430的原始定时，因为在同时读取和写入操作期间抑制读取时钟信号(rd_clk)430以将写入操作列入优先。时钟定时控制电路800经配置以基于读取时钟信号(rd_clk)430和写入时钟信号(wr_clk)436两者的存在而产生读取/写入行选择526以保持在作用中或“被拉伸”，以使得在同时存储器读取和写入操作的情况下所述定时足以执行存储器读取和写入操作。
[0050] 如图8中所示，在此实例中时钟定时控制电路800包含呈“或(OR)”
门804的形式的第一基于“或”的
逻辑电路802。第一基于“或”的逻辑电路802经配置以接收写入时钟信号(wr_clk)436和第二
输出信号806(经标记‘A’)，且基于写入时钟信号(wr_clk)436和第二输出信号806的基于“或”的逻辑运算而产生第一输出信号808。在此实例中时钟定时控制电路800还包含呈“与”门812的形式的基于“与”的逻辑电路810。基于“与”的逻辑电路810经配置以接收读取时钟信号(rd_clk)430和第一输出信号808，且基于读取时钟信号(rd_clk)430和第一输出信号808的基于“与”的逻辑运算而产生第二输出信号806。在此实例中时钟定时控制电路800还包含呈“或”门816的形式的第二基于“或”的逻辑电路814。第二基于“或”的逻辑电路814经配置以接收写入时钟信号(wr_clk)436和第二输出信号806，且基于写入时钟信号(wr_clk)436和第二输出信号806的基于“或”的逻辑运算而产生读取/写入行选择
526。
[0051] 图9是图解说明由图8中的时钟定时控制电路800响应于读取时钟信号(rd_clk)430和写入时钟信号(wr_clk)436而产生的信号的示范性定时的定时图900。响应于写入时钟信号(wr_clk)436的上升沿902，时钟定时控制电路800经配置以产生读取/写入行选择
526的上升沿904。读取时钟信号(rd_clk)430的上升沿906致使基于“与”的逻辑电路810产生图8中的时钟定时控制电路800中的第二输出信号(A)806。第二输出信号(A)806用以控制读取/写入行选择526的下降沿908以当读取时钟信号(rd_clk)430在作用中时将读取/写入行选择526拉伸为在作用中。在此方面，读取/写入行选择526保持在作用中状态直到由读取时钟信号(rd_clk)430的非作用所造成的第二输出信号(A)806的下降沿910。这致使图8中的时钟定时控制电路800中的基于“或”的逻辑电路814产生读取/写入行选择526的下降沿
908。
[0052] 用于存储器系统的经配置以接收读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作的存储器位单元选择电路可通过其它电路和实例提供，包含图4、5和8中的那些。举例来说，此存储器位单元选择电路可包含用于接收指示存储器阵列中的多个存储器位单元行当中的对应于用于存储器写入操作的存储器写入地址的存储器位单元行的写入行选择的装置。存储器位单元选择电路还可包含用于接收指示存储器阵列中的多个存储器位单元列当中的对应于用于存储器写入操作的存储器写入地址的存储器位单元列的写入列选择的装置。存储器位单元选择电路还可包含用于选择存储器阵列中的存储器位单元的通过所述用于接收写入列选择的装置寻址的存储器位单元列的装置。存储器位单元选择电路还可包含用于产生指示存储器写入操作的读取/写入行选择的装置。存储器位单元选择电路还可包含用于接收指示存储器阵列中的多个存储器位单元行当中的对应于用于存储器读取操作的存储器读取地址的存储器位单元行的读取行选择的装置。存储器位单元选择电路还可包含用于接收指示存储器阵列中的多个存储器位单元列当中的对应于用于存储器读取操作的存储器读取地址的存储器位单元列的读取列选择的装置。存储器位单元选择电路还可包含用于选择存储器阵列中的存储器位单元的通过所述用于接收读取列选择的装置寻址的存储器位单元列的装置。存储器位单元选择电路还可包含用于响应于存储器写入操作对于存储器读取操作不存在而产生指示存储器读取操作的读取/写入行选择的装置。存储器位单元选择电路还可包含用于响应于所述用于产生指示存储器写入操作的读取/写入行选择的装置而选择存储器阵列中的存储器位单元的通过写入列选择寻址的存储器位单元行的装置。存储器位单元选择电路还可包含用于响应于所述用于产生指示存储器读取操作的读取/写入行选择的装置而选择存储器阵列中的存储器位单元的通过读取列选择寻址的存储器位单元行的装置。
[0053] 应注意虽然经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作的存储器系统的实例展示为具有如上的SRAM位单元，但此类存储器系统不限于SRAM位单元。此类存储器系统可包含其它类型的存储器位单元，包含但不限于磁阻式随机存取存储器(MRAM)位单元和动态随机存取存储器(DRAM)位单元。
[0054] 经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作的存储器系统，包含但不限于图4和5中的存储器系统400，可以在任何基于处理器的装置中提供或集成到其中。实例包含但不限于机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)装置、
移动电话、蜂窝式电话、智能手机、会话起始协议(SIP)电话、平板计算机、平板手机、
服务器、计算机、便携式计算机、移动计算装置、
可穿戴计算装置(例如，智能
手表、健康状况或
健身追踪器、眼镜等)、台式计算机、
个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、
汽车、车辆组件、航空系统、无人机和多轴
直升机。
[0055] 在此方面，图10图解说明可包含电路的基于处理器的系统1000的实例，所述电路包含经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作的存储器系统，包含但不限于图4和5中的存储器系统400。举例来说，基于处理器的系统1000包含一或多个存储器系统1002，其经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作，包含但不限于图4和5中的存储器系统400。
[0056] 在此实例中，基于处理器的系统1000提供于IC 1004中。IC 1004可包含于SoC 1006中或作为其提供。基于处理器的系统1000包含CPU或处理器1008，其包含一或多个处理器核心1010(1)-1010(N)。处理器1008可具有高速缓冲存储器1012，其耦合到处理器核心
1010(1)-1010(N)以用于对临时存储的数据的快速存取。高速缓冲存储器1012可包含存储器系统1002，其经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作，包含但不限于图4和5中的存储器系统400。处理器1008耦合到
系统总线1014且可使基于处理器的系统1000中包含的主控装置和从属装置相互耦合。众所周知，处理器1008通过在系统总线1014上交换地址、控制和数据信息而与这些其它装置通信。虽然图10中未示出，但可以提供多个系统总线1014，其中每一系统总线1014构成不同组构。举例来说，作为从属装置的实例，处理器1008可将总线事务请求传送到存储器系统1002。
[0057] 其它主控装置和从属装置可连接到基于处理器的系统1000中的系统总线1014。如图10中所示，这些装置可包含存储器系统1016。存储器系统1016可包含存储器系统1002，其经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作，包含但不限于图4和5中的存储器系统400。存储器系统1016包含一或多个存储器阵列1018，其各自包括多个存储器位单元1020。存储器位单元1020可为SRAM位单元，且作为一实例可为6T SRAM位单元。
[0058] 继续参考图10，基于处理器的系统1000中的从属装置还可包含一或多个输入装置1022。输入装置1022可包含任何类型的输入装置，包含但不限于输入键、
开关、语音处理器等。输入装置1022可包含存储器系统1002，其经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作，包含但不限于图4和5中的存储器系统400。从属装置还可包含一或多个输出装置1024和一或多个网络
接口装置1026，其中的每一者可包含存储器系统1002，其经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作，包含但不限于图4和5中的存储器系统。输出装置1024可包含任何类型的输出装置，包含但不限于音频、视频、其它可视指示器等。网络接口装置1026可为经配置以允许数据去往和来自网络1028的交换的任何装置。网络1028可以是任何类型的网络，包含但不限于有线或无线网络、私用或公用网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络和因特网。网络接口装置1026可经配置以支持所要的任何类型的通信协议。
[0059] 举例来说，基于处理器的系统1000中可包含的其它从属装置还可包含一或多个显示器
控制器1030。显示器控制器1030包含存储器系统1002，其经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作，包含但不限于图4和5中的存储器系统400。处理器1008可经配置以在系统总线1014上存取显示器控制器1030以控制发送到一或多个显示器1032的信息。显示器1032可包含任何类型的显示器，包含但不限于
阴极射线管(CRT)、
液晶显示器(LCD)、等离子显示器等。显示器控制器1030经由一或多个视频处理器1034将信息发送到显示器1032以进行显示，所述视频处理器将待显示信息处理为适合于显示器1032的格式。视频处理器1034可包含存储器系统1002，其经配置以将读取和写入地址单独地解码为读取和写入行和列选择且将写入行选择优先于读取行选择以支持同时存储器读取和写入操作，包含但不限于图
4和5中的存储器系统400。
[0060] 所属领域的技术人员将进一步了解，结合本文中所揭示的各方面所描述的各种说明性逻辑
块、模块、电路和
算法可被实施为
电子硬件、存储于存储器中或另一计算机可读媒体中且由处理器或其它处理装置执行的指令，或此两者的组合。作为实例，本文中所描述的主控装置和从属装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，并且可经配置以存储所期望的任何类型的信息。为了清楚说明此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。如何实施此功能性取决于特定应用、设计选项和/或强加于整个系统的设计约束。所属领域的技术人员可以针对每一特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解释为引起对本公开的范围的偏离。
[0061] 结合本文中所揭示的方面描述的各种说明性逻辑块、模块和电路可通过以下各项来予以实施或执行：处理器、
数字信号处理器(DSP)、
专用集成电路(ASIC)、
现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或经设计以执行本文中所描述的功能的其任何组合。处理器可以是
微处理器，但在替代方案中，处理器可以是任何处理器、控制器、
微控制器或状态机。处理器也可实施为计算装置的组合，例如DSP和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置。
[0062] 本文中所揭示的方面可以硬件和存储于硬件中的指令来体现，且可驻留于(例如)随机存取存储器(RAM)、快闪存储器、
只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、
硬盘、可装卸式磁盘、CD-ROM或所属领域中已知的任何其它形式的计算机可读媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体。处理器和存储媒体可以驻存在ASIC中。ASIC可驻存在远程站中。在替代方案中，处理器和存储媒体可作为离散组件驻存在远程站、基站或服务器中。
[0063] 还应注意，描述本文中的示范性方面中的任一者中所描述的操作步骤是为了提供实例和论述。可以用除了所说明的顺序之外的大量不同顺序执行所描述的操作。此外，单个操作步骤中所描述的操作实际上可在许多不同步骤中执行。另外，可组合在示范性方面中所论述的一或多个操作步骤。应理解，所属领域的技术人员将容易明白流程图中所说明的操作步骤可经受许多不同
修改。所属领域的技术人员还将了解，可使用多种不同技术和技法中的任一者来表示信息和信号。举例来说，可通过电压、
电流、
电磁波、
磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
[0064] 提供本发明的先前描述以使任何所属领域的技术人员能够制作或使用本发明。本领域技术人员将易于显而易见对本发明的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本发明的精神或范围。因此，本发明并不希望限于本文中所描述的实例和设计，而应被赋予与本文中所揭示的原理和新颖特征相一致的最广范围。
