一种多路视频预处理方法
专利汇可以提供一种多路视频预处理方法专利检索，专利查询，专利分析的服务。并且本 发明 涉及图像视频处理领域，尤其涉及一种多路视频预处理方法，其不同之处在于：其步骤包括：A：视频源的选择；B：视频参数的提取和判断；C：视频源缩放；D：视频源缓存及多路视频 叠加 处理；E：视频源格式转化。本发明灵活性好，实时性强。，下面是一种多路视频预处理方法专利的具体信息内容。
1.一种多路视频预处理方法，其特征在于，其步骤包括：
A：视频源的选择；
A1：输入多路视频源并利用与视频源相配合的视频解码芯片对其进行解码，获取视频源数据；
A2：选择视频源：可选择其中任意一路，作为编码器使用；也可选择其中任意多路，作为视频叠加器使用，进行多路视频叠加；
B：视频参数的提取和判断：
B1：从视频源数据的定时基准码中得到行场消隐指示，然后根据行场消隐指示获得该视频源的分辨率及帧频大小；
B2：判断分辨率和帧频与系统处理器设置的参数是否匹配，若匹配，则将视频源输出至下一步，否则，输出蓝屏；
C：视频源缩放：按照系统处理器设置的分辨率对视频源进行缩放；若输入的视频源是隔行模式，则需要将视频源从隔行模式转换为逐行模式；
D：视频源缓存及多路视频叠加处理：
若步骤A中只选择了一路视频，则跳过此步骤；若步骤A中选择了多路视频，则经过此步骤；此步骤具体为：设置外挂的DDR3对每路视频源进行存储，存储完后从DDR3中读取数据并使用FPGA中的OSD核进行视频叠加；
E：视频源格式转化：将视频源进行编码并发送给系统处理器进行后续处理；
F：初始配置流程：进行初始配置流程，整个流程在系统处理器中完成，系统处理器把相关参数配置给FPGA，系统处理器和FPGA之间通过SPI接口进行通信；
G：重配流程：在程序在运行过程中设定不同参数时，根据配置参数与上一次的差别，对模块进行有针对性的配置。
2.根据权利要求1所述的多路视频预处理方法，其特征在于：所述步骤A1中输入的视频源为3路，其中第一路为DVI或VGA，第二路和第三路为SDI；步骤A2中选择视频源时，可以选择其中任何一路，作为DVI、VGA或SDI编码器使用，也可以选择其中两路或三路，进行多路视频叠加，作为视频叠加器使用。
3.根据权利要求1所述的多路视频预处理方法，其特征在于：所述步骤B1中的视频源数据为BT1120格式，所述视频源数据具体包括：图像数据、定时基准码、附属数据。
4.根据权利要求1所述的多路视频预处理方法，其特征在于：所述步骤C具体包括：
C1：按照系统处理器设置的分辨率对视频源进行缩放，其具体步骤为：
C11：例化FPGA的Video Scaler IP核并设置相应参数，所述参数包括滤波器参数、视频源输入尺寸及输出尺寸范围、视频输入格式、核处理时钟以及能支持最大帧频；
C12：在系统处理器中根据视频源输入尺寸及输出尺寸计算出水平缩放因子HSF以及垂直缩放因子VSF，HSF=[round(input_h_size/output_h_size)*2^20]，VSF=[round(input_v_size/output_v_size)*2^20]，式中input_h_size为水平输入尺寸，input_v_size为垂直输入尺寸，output_h_size为垂直输出尺寸，output_v_size为垂直输出尺寸；
C13：将水平缩放因子HSF以及垂直缩放因子VSF配置给Video Scaler IP核，对视频源进行缩放处理；
C2：若输入的视频源是逐行模式，则无需进行模式转换，若输入的视频源是隔行模式，则需要将视频源从隔行模式转换为逐行模式。
5.根据权利要求4所述的多路视频预处理方法，其特征在于：所述步骤C1中的视频缩放和步骤C2中的模式转换均在FPGA的Video Scaler IP核中完成。
6.根据权利要求1所述的多路视频预处理方法，其特征在于：所述步骤D具体包括：
D1：设置外挂的DDR3对每路视频源进行存储：在存储视频源时，对每路视频源分别按照一帧来进行存储，存储完一帧后从DDR3中读取数据用于视频叠加；其中，所述DDR3由FPGA中自带的MIG核对其进行控制；
D2：使用FPGA中的OSD核进行视频叠加，其具体步骤为：
D21：例化FPGA的OSD IP核并配置相关参数，所述相关参数包括视频格式、视频数据宽度、层数以及层配置；
D22：在系统处理器中计算出每层的背景色，透明混合，尺寸以及位置参数的计算；
D23：将计算好的每层的背景色，透明混合，尺寸以及位置参数配置给OSD IP核，对视频进行叠加。
7.根据权利要求6所述的多路视频预处理方法，其特征在于：所述步骤D21中的层数为3层，当三路视频叠加时，提供一个主窗口，两个小窗口，小窗口的位置可以拖动和修改，并且小窗口和主窗口可以互换，形成多路视频叠加画中画功能。
8.根据权利要求1所述的多路视频预处理方法，其特征在于：所述步骤E中，在对视频源进行编码时，按照BT1120格式进行编码。
9.根据权利要求1所述的多路视频预处理方法，其特征在于：所述步骤F中，初始配置流程主要包括：关闭FPGA逻辑图层、配置BT1120格式所需时钟、配置各路视频输入大小、配置各路SCALER、配置各路OSD、配置BT1120总大小以及有效大小、打开FPGA逻辑图层。
10.根据权利要求1所述的多路视频预处理方法，其特征在于：所述系统处理器为HI3516A处理器。
一种多路视频预处理方法
技术领域
背景技术
多路视频叠加技术是视频图像处理技术的一个应用方向，它将多路多制式视频信号进行处理以叠加融合形成一路视频信号输出，这项技术在电视系统、视频监控系统、广告娱乐系统、军事领域中有重要意义因而应用广泛；在电视系统中，利用多路视频叠加技术可以实现双视窗、多视窗显示，即一个屏幕可显示多个频道的视频，还可以实现画中画效果，即一个主视频占满屏幕，一个副视频以小窗口方式叠加在主视频之上，并且可以移动位置；在机载电子系统的综合显示系统中，利用视频叠加技术可将机载计算机输出的包含虚拟仪表、地图、各种传感器参数字符的视频与外部输入的视频叠加融合在一起显示，使飞行员能够方便快速的获取丰富的信息；
但随着多路视频叠加技术在各领域的广泛应用，技术人员对多路视频叠加的灵活性及实时性提出了更高的要求，鉴于此，提供一种灵活性好、实时性强的多路视频预处理方法成为本领域亟待解决的问题。
发明内容
A1：输入多路视频源并利用与视频源相配合的视频解码芯片对其进行解码，获取视频源数据；
A2：选择视频源：可选择其中任意一路，作为编码器使用；也可选择其中任意多路，作为视频叠加器使用，进行多路视频叠加；
B：视频参数的提取和判断：
B1：从视频源数据的定时基准码中得到行场消隐指示，然后根据行场消隐指示获得该视频源的分辨率及帧频大小；
B2：判断分辨率和帧频与系统处理器设置的参数是否匹配，若匹配，则将视频源输出至下一步，否则，输出蓝屏；
C：视频源缩放：按照系统处理器设置的分辨率对视频源进行缩放；若输入的视频源是隔行模式，则需要将视频源从隔行模式转换为逐行模式；
D：视频源缓存及多路视频叠加处理：
若步骤A中只选择了一路视频，则跳过此步骤；若步骤A中选择了多路视频，则经过此步骤；此步骤具体为：设置外挂的DDR3对每路视频源进行存储，存储完后从DDR3中读取数据并使用FPGA中的OSD核进行视频叠加；
E：视频源格式转化：将视频源进行编码并发送给系统处理器进行后续处理；
F：初始配置流程：进行初始配置流程，整个流程在系统处理器中完成，系统处理器把相关参数配置给FPGA，系统处理器和FPGA之间通过SPI接口进行通信；
G：重配流程：在程序在运行过程中设定不同参数时，根据配置参数与上一次的差别，对模块进行有针对性的配置。
C11：例化FPGA的Video Scaler IP核并设置相应参数，所述参数包括滤波器参数、视频源输入尺寸及输出尺寸范围、视频输入格式、核处理时钟以及能支持最大帧频；
C12：在系统处理器HI3516A中根据视频源输入尺寸及输出尺寸计算出水平缩放因子HSF以及垂直缩放因子VSF，HSF=[round(input_h_size/output_h_size)*2^20]，VSF=[round(input_v_size/output_v_size)*2^20]，式中input_h_size为水平输入尺寸，input_v_size为垂直输入尺寸，output_h_size为垂直输出尺寸，output_v_size为垂直输出尺寸；
C13：将水平缩放因子HSF以及垂直缩放因子VSF配置给Video Scaler IP核，对视频源进行缩放处理；
C2：若输入的视频源是逐行模式，则无需进行模式转换，若输入的视频源是隔行模式，则需要将视频源从隔行模式转换为逐行模式。
D2：使用FPGA中的OSD核进行视频叠加，其具体步骤为：
D21：例化FPGA的OSD IP核并配置相关参数，所述相关参数包括视频格式、视频数据宽度、层数以及层配置；
D22：在系统处理器HI3516A中计算出每层的背景色，Alpha-blending(透明混合)，尺寸以及位置参数的计算；
D23：将计算好的每层的背景色，Alpha-blending(透明混合)，尺寸以及位置参数配置给OSD IP核，对视频进行叠加。
图3为Scaler顶层接口；
图4为Scaler参数配置框图；
图5为OSD顶层接口；
图6为OSD参数配置框图；
图7为初始化流程框图；
图8为重配流程框图。
具体实施方式
A1：输入多路视频源并利用与视频源相配合的视频解码芯片对其进行解码，获取视频源数据；本发明输入的视频源为3路，其中第一路为DVI或VGA，支持分辨率1920*1200，1920*
1080，1080*720等，与其相配合的视频解码芯片为ADV7441，第二路和第三路为SDI，支持分辨率为1920*1080，1080*720等，与其相配合的视频解码芯片为GS2971；
A2：选择视频源：可选择其中任意一路，作为编码器使用；也可选择其中任意多路，作为视频叠加器使用，进行多路视频叠加；本发明实施例中，当选择一路视频源时，作为DVI、VGA或SDI编码器使用，当选择其中两路或三路时，进行多路视频叠加，作为视频叠加器使用。
属数据为行场消隐数据固定填充为16进制数据8010；我们可以从定时基准码中得到行场消隐指示，然后根据行场消隐指示获得该视频源的分辨率以及帧频大小；
B2：判断实时计算的分辨率和帧频与系统处理器HI3516A设置的参数是否匹配，若匹配，则将视频源输出至下一步，否则，输出蓝屏；
C：视频源缩放：按照系统处理器HI3516A设置的分辨率对视频源进行缩放；若输入的视频源是隔行模式，则需要将视频源从隔行模式转换为逐行模式；视频缩放和隔行转逐行的模式转换均在FPGA的Video Scaler IP核中完成；
C1：在单路输出做为视频编码器以及多路输出做为视频叠加器时，都需要对视频按照系统处理器HI3516A设设置的分辨率进行缩放处理，其具体步骤为：
C11：例化FPGA的Video Scaler IP核并设置相应参数，所述参数包括滤波器参数、视频源输入尺寸及输出尺寸范围、视频输入格式、核处理时钟以及能支持最大帧频等；在本发明实施例中，视频输入格式使用的是YUV422；
C12：在系统处理器HI3516A中根据视频源输入尺寸及输出尺寸完成对水平缩放因子HSF以及垂直缩放因子VSF的计算，HSF=[round(input_h_size/output_h_size)*2^20]，VSF=[round(input_v_size/output_v_size)*2^20]，式中input_h_size为水平输入尺寸，input_v_size为垂直输入尺寸，output_h_size为垂直输出尺寸，output_v_size为垂直输出尺寸；
C13：将水平缩放因子HSF以及垂直缩放因子VSF配置给Video Scaler IP核，对视频源进行缩放处理；
C2：若输入的视频源是逐行模式，则无需进行模式转换，若输入的视频源是隔行模式，则需要将视频源从隔行模式转换为逐行模式给系统处理器HI3516A进行处理，减轻系统处理器HI3516A处理的压力；
D：视频源缓存及多路视频叠加处理：若步骤A中只选择了一路视频，则跳过此步骤；若步骤A中选择了多路视频，则经过此步骤；此步骤具体为：设置外挂的DDR3对每路视频源进行存储，存储完后从DDR3中读取数据并使用FPGA中的OSD核进行视频叠加；
所述步骤D具体包括：
D1：设置外挂的DDR3对每路视频源进行存储：在存储视频源时，对每路视频源分别按照一帧来进行存储，存储完一帧后从DDR3中读取数据并交给视频叠加模块用于视频叠加；其中，使用FPGA中自带的MIG核来完成对DDR3的控制；
D2：使用FPGA中的OSD IP核进行视频叠加，OSD IP核最多支持8层视频或图像的α混合，能够提供可编程的背景色以及可编程的层位置；在本发明实施例中，使用了3层，当三路视频叠加时，提供一个主窗口，两个小窗口，小窗口的位置可以拖动和修改，并且小窗口和主窗口可以互换，形成多路视频叠加画中画功能；视频的叠加以及窗口位置的变化都是在FPGA OSD IP核中完成的；在使用OSD时，其具体步骤为：
D21：例化FPGA的OSD IP核并配置相关参数，所述相关参数包括视频格式、视频数据宽度、层数以及层配置；本发明实施例中，视频格式为YUV422、视频数据为8bit、层数为3、层配置为外部AXI；
D22：在系统处理器HI3516A中计算出每层的背景色，Alpha-blending(透明混合)，尺寸以及位置参数的计算；
D23：将计算好的每层的背景色，Alpha-blending(透明混合)，尺寸以及位置参数配置给OSD IP核，对视频进行叠加；
E：视频源格式转化：将视频源上一步的数据按照BT1120格式即图2所述格式进行编码并发送给系统处理器HI3516A进行后续处理；本发明实施例中，此步骤的数据是从OSD中输出的视频数据；
F：初始配置流程：图7示出了初始化配置流程，整个初始配置在HI3516A中完成，系统处理器HI3516A把相关参数配置给FPGA，HI3516A和FPGA之间通过SPI接口进行通信；所述初始配置的具体流程为：关闭FPGA逻辑图层、配置BT1120格式所需时钟、配置各路视频输入大小、配置各路SCALER、配置各路OSD、配置BT1120总大小以及有效大小、打开FPGA逻辑图层；
关闭FPGA逻辑图层是指让各模块输出不使能，由于不同的输出分辨率所需的像素处理时钟是不一样的，所以在视频源编码中要按照要求输出分辨率所需像素时钟进行处理，不同像素处理时钟获得是通过对FPGA PLL进行DRP(动态重配)获得的，配置各路视频大小和各路SCALER，配置OSD完成对多路视频的叠加，配置BT1120编码模块，最后打开FPGA逻辑图层，完成对整个初始化流程的配置；
G：重配流程：图8示出了重配流程框图，在程序在运行过程中会设定不同的参数，此时，需要进行重配置，为了降低配置时间，提高响应速度，所以在进行重配时是根据配置参数与上一次的差别，对要配置的模块进行标识置位，然后在根据相应的置位标志对相应模块进行重配并清零各重配标识，是有针对性的配置。
本发明能够支持多路视频源同时输入，能支持不同的视频源类型，分辨率，帧频，输出分辨率也能够动态调整，能够配置为单路编码器也能配置为多路视频叠加器，支持画中画功能，主窗口大小可调整，小窗口大小以及位置可调整，小窗口和主窗口可互换等，能配置为多种模式非常灵活；
2）实时性强
本发明采用FPGA完成整个预处理过程，FPGA中各操作是并行处理，因此具有很强的实时性并且系统延时小响应速度快
3）稳定性强
本发明在固定模式以及模式切换后，码流稳定。
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