【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複合端末におけるメモリに対する試験方法に関するものである。

【０００２】

【従来の技術】従来の各種ハードウェア装置のメモリの良否（故障しているかどうか）を試験する方法は、図２
のテストプログラム（以下、ＴＰという）処理方式によって行なわれていた。 図２は、従来のテストプログラムの処理手順を説明するフローチャートである。 従来のプログラム処理方式は、連続したメモリ上のアドレスに対してアドレスカウンタを持ち、メモリ上のデータの書き込み／読み出し／照合を基本処理方式としてメモリの最大容量まで試験するものである。

【０００３】即ち、連続した各メモリ領域ブロックの先頭アドレスにそのブロック番号を書き込む。 これにより、メモリの未実装領域を確認する（ステップＳ２
１）。 次に、実装領域のブロックに対して書き込み／読み出し／データ照合を行なう（ステップＳ２２）。 つまり、所定のパターン、例えば全ビット“１”のデータを書き込み、これを読み出してデータ照合を行ない、書き込んだデータが読み出されるか否かによりメモリチェックを行なう。 この処理をすべてのメモリ領域ブロックが完了するまで行なう（ステップＳ２３）。

【０００４】

【発明が解決しようとする課題】しかしながら、上述した従来の技術には、アライアス領域を持つメモリについて次のような問題があった。 図３は、アライアス領域の説明図である。 図示のハードウェア装置では、メモリのアドレスが連続していない。 例えば、アドレス“５”、
“６”は実装されておらず、この部分が不連続となっている。 また、連続していない領域が複数パターン存在する場合もある。 そして、ハードウェア装置を簡易化するためにメモリ上にアライアス領域が設けられている。 アライアス領域とは、メモリ上のアドレスに実際は実装されていないが、その特定の領域に書き込み又は読み出しを行なった場合に別の特定の領域に書き込み又は読み出しが行なわれる領域をいう。 従来のＴＰプログラム処理方式では、このようなハードウェア装置に対して試験することができなかった。

【０００５】即ち、（１）順次メモリをインクリメントして試験するような場合、メモリが実装していないアドレス“５”でエラーとなる。 このため、その後の飛んだアドレス“７”でメモリが実装されていても、そこから試験を再開することができない。 また、（２）アドレス“０”で書き込んだ内容がアライアスアドレス“８”で書き込んだ内容により書き換えられてしまう。 このため、例えば、アライアスを含んだアドレスのメモリにアドレス番号を書き込んでいく。 そして、全アドレスに対し、書き込み終了後、順次アドレスを読み出して、アドレス番号と書き込まれた内容が一致しているかをチェックするとする。 この場合、アドレス“０”で読み出す内容がアライアスのアドレス“８”で書き込んだ“８”に書き換えられている。 従って、アドレス番号が書き込んだはずの内容“０”と一致せず、エラーとなるため、試験不能となる。 本発明は、以上の点に着目してなされたもので、アライアスメモリ仕様のハードウェア装置に対してメモリ試験を行なうために、従来のＴＰの構成及び処理方式を改善したメモリに対する試験方法を提供することを目的とするものである。

【０００６】

【課題を解決するための手段】本発明のメモリに対する試験方法は、メモリを複数のブロックに分割し、まず、
当該各ブロックをアクセスするアドレスに対応した番号を各ブロックの先頭アドレスに順次書き込み、次に、各アドレスを指定し、順次各ブロックの先頭アドレスのデータを読み出し、当該読み出したデータが指定したアドレスに対応した番号と等しいときは、当該アドレスを指定し、ブロック全体に所定のパターンのデータを書き込み、次に、当該アドレスを指定し、当該ブロック全体のデータを読み出し、当該読み出したデータが前記所定のパターンのデータと等しいか否かを判定することにより当該メモリの試験を行なうことを特徴とするものである。

【０００７】

【作用】本発明のメモリに対する試験方法においては、
アクセスするアドレスと等しい番号を当該アドレスにより指定した領域に最小アドレス値、例えば“０”から最大アドレス値まで順次書き込む。 これにより、全アドレス空間の領域に一意的なデータを書き込む。 そして、逆に“０”から最大アドレス値までのデータを順次読み出す。 この場合、途中に未実装の領域があれば、該当する番号が読み出されない。 また、多重の書き込みが行なわれていれば、最後に書き込まれた番号が読み出される。
従って、書き込んだ番号と読み出した番号が等しい領域は、メモリが未実装でなく、アライアスにより書き換えられてしまうこともない。 このため、書き込んだ番号と読み出した番号が等しい場合は、その番号と等しいアドレスを指定して所定のパターンのデータを書き込む。 そして、書き込んだアドレスからその所定のパターンのデータが読み出されるかどうかをチェックすることにより、メモリに対する試験を行なう。

【０００８】

【実施例】以下、本発明の実施例を図面を参照して詳細に説明する。 図４は、本発明の方法を実現するハードウェア構成を示すブロック図である。 図示のハードウェアは、プロセッサ１と、ディスク装置２と、ディスプレイ３と、キーボード４と、メモリ５とから成る。 プロセッサ１は、中央処理装置であり、各種のプログラムの実行機能を持つ。 ディスク装置２は、磁気ディスク装置等から成り、プログラム／データ等の外部記憶機能を持つ。
ディスプレイ３は、プログラムの実行処理をオペレータに対し表示する機能を持つ。 キーボード４は、オペレータによるデータの入力機能を持つ。 メモリ５は、ランダム・アクセス・メモリから成り、主記憶機能を持つ。

【０００９】図５は、図４のメモリを試験するためのテストプログラム（ＴＰ）の構成図である。 ＴＰ専用モニタ２１は、図４に示すハードウェア装置で起動されるプログラムである。 このＴＰ専用モニタ２１は、タスクの生成／管理／削除、ハードウェア資源管理、ファイル管理（任意のファイルフォーマットの情報管理）の機能を持つ。 また、このＴＰ専用モニタ２１は、ファイルドライバの機能を持つ。 即ち、ハードウェアの外部記憶機能を持つディスクからプログラムやデータ等を読み出し、
また、プログラムの実行により加工されたデータを書き込む。 更に、このＴＰ専用モニタ２１は、コマンドインタプリタの機能を持つ。 即ち、各種コマンドの解析／実行を行なう。 また、コンソール管理の機能も持つ。 即ち、入力／出力データのチェックを行なう。 更に、コンソールドライバの機能も持つ。 即ち、キーボード／ディスプレイよりデータの入力／出力を行なう。 また、プログラム管理の機能も持つ。 即ち、各プログラムタスクの状態情報を管理する。 更に、ＴＰ管理（ＴＰの実行／管理を行なう）機能も持つ。 メモリ試験プログラム２２
は、ハードウェア装置２０のメモリを試験するためのプログラムである。

【００１０】図１は、本発明のメモリに対する試験方法の一実施例の説明図である。 図示のメモリは、論理アドレス空間１と、物理アドレス空間２とから成る。 論理アドレス空間１は、最小アドレス“０”から最大アドレス“Ｆ”までの連続したブロックから成る。 図４のプロセッサ１で実行される処理プログラムは、このアドレスによりメモリ５をアクセスする。 物理アドレス空間２は、
半導体素子等から成る物理的なメモリである。 図示の例では、アドレス“５”及び“６”は実装されていない。
また、各アドレス“０”〜“７”は論理アドレス“０”
〜“７”に対応するとともに論理アドレス“８”〜
“Ｆ”とも対応しており、すべてのブロックがアライアス領域となっている。

【００１１】図６は、本発明のメモリ試験を行なうプログラムの処理手順の概略を説明するフローチャートである。 本発明の実現手段としては、図４のハードウェア構成において図１のメモリを試験するため、図５のメモリ試験プログラムがＴＰ専用モニタ上で動作する。 そして、図６の概略フローチャートに従い、メモリ試験プログラムがハードウェア装置の持つメモリを試験するものである。 まず、各メモリ領域ブロックの先頭アドレスにそのブロック番号を書き込む（図６ステップＳ１）。 この場合、図１に示すように、領域“５”及び“６”のメモリ実装がされていない部分に対してもエラーを発生することなく、命令の遂行がなされる。 そして、最終的には、“０”ブロックから“Ｆ”ブロックのアライアスアドレスを含むすべての先頭アドレスに書き込みが行なわれる。

【００１２】アライアスを含んだアドレスをアクセスし、順次実際のアドレスに記録された内容を読み出す。
このときに、順次書き込む際に発生させた対応するデータと比較し、照合する（ステップＳ２）。 未実装領域に対し、未実装領域のメモリブロック“５”及び“６”からは、未実装領域として固定されたデータ値（例、ＦＦ
ＦＦ）又は不定のデータが読み出され、書き込みデータと一致しない。 アライアス領域に対し、例えば、メモリブロック“０”の先頭アドレスを読み出すと、アライアスブロック“８”で書き込まれた書き込みデータ“８”
が読み出され、メモリブロック“０”の書き込みデータ“０”と一致しない。

【００１３】上記のいずれにおいても、読み出しデータと書き込みデータが一致しないので、そのブロック内の各メモリに対するメモリテストは行なわない。 一致した場合は、メモリテストを行なう。 即ち、各ブロック内のメモリテストは、すべてのメモリに“１”を書き込み、
その後、読み出して“１”のデータであるかどうかのチェックを行なう（ステップＳ３）。 他に、“０”を書き込み、“０”を読み出す。 あるいはチェッカーフラグ型“０１０１”にデータを書き込み、読み出す等の方法を用いることもできる。 これらの処理を、“Ｆ”のブロックまで繰り返し、すべてのブロックのテストが終れば、
処理を終了する（ステップＳ４）。

【００１４】

【発明の効果】以上説明したように、本発明のメモリに対する試験方法によれば、まず、ブロック番号を順次書き込んでいって書き込んだ番号と同じ番号が読み出されたブロックについてメモリ試験を行なうようにしたので、従来のＴＰプログラム処理方式では、試験することができなかったメモリ仕様であるアライアスを用いたメモリに対して試験を行なうことが可能となる。 即ち、メモリはブロック毎に実装、未実装が構成されているので、本発明のように、まず、ブロック毎に実装、未実装をチェックしていくことで、ブロック毎にメモリの抜けがあっても、検査が可能となる。 また、アクセスするアドレスを書き込む際、実アドレスあるいはアライアスアドレスのどちらかに書き込みデータが一致するので、アライアスを含んだアドレスによりメモリをアクセスする構成のシステムでも、メモリのテストが可能となる。

【図面の簡単な説明】

【図１】本発明のメモリに対する試験方法の一実施例の説明図である。

【図２】従来のテストプログラムの処理手順を説明するフローチャートである。

【図３】アライアス領域の説明図である。

【図４】本発明の方法を実現するハードウェアの構成図である。

【図５】メモリ試験プログラムの構成図である。

【図６】本発明に係るテストプログラムの処理手順を説明するフローチャートである。

【符号の説明】

１ 論理アドレス空間 ２ 物理アドレス空間