| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 1 | 与非门树结构 | CN202010923207.1 | 2020-09-04 | CN114217193A | 2022-03-22 | 李相惇; 张欣; 杨红; 杨涛; 李俊峰; 王文武 |
| 本公开提供了一种与非门树结构，与非门树结构包括：多个与非门；其中，第一个与非门的第一输入端连接第一输入信号，第一个与非门的输出端作为整个与非门树结构的输出，第一个与非门的第二输入端连接第二个与非门的输出端。本公开的优点在于，本公开为了实现无环形振荡器的面积增加，因此，将输入信号分为与非门树测定用和环形振荡器用两种，两种情况下，均采用包含在输入输出端子内部的与非门电路。两种情况下的输出结果都可以得到。因此，本公开不必扩大的产品的尺寸，利于半导体器件的小型化及成本抑制。 | ||||||
| 2 | 与非门闪存的读取方法 | CN201710127830.4 | 2017-03-06 | CN108538332B | 2020-10-16 | 苏俊联; 洪俊雄; 洪硕男 |
| 本发明为一种与非门闪存的读取方法，包括：准备要被读出的一次页数据；其中，当该次页的地址接续于一特定页时，自动地准备该次页数据，或者当该次页的地址未接续于该特定页时，根据一页读取指令以及一次页地址来准备该次页数据。 | ||||||
| 3 | 与非门闪存的读取方法 | CN201710127830.4 | 2017-03-06 | CN108538332A | 2018-09-14 | 苏俊联; 洪俊雄; 洪硕男 |
| 本发明为一种与非门闪存的读取方法，包括：准备要被读出的一次页数据；其中，当该次页的地址接续于一特定页时，自动地准备该次页数据，或者当该次页的地址未接续于该特定页时，根据一页读取指令以及一次页地址来准备该次页数据。 | ||||||
| 4 | 一种超低压与非门电路 | CN201110101066.6 | 2011-04-21 | CN102130677B | 2012-10-10 | 陈勇; 杨佳乐; 张莉; 王燕; 钱鹤 |
| 本发明涉及一种超低压与非门电路，属于采用CMOS工艺实现的超低压电路设计领域。本发明由两个超低压与非门基本单元组成的单端输入单端输出结构；第一、第二超低压基本单元的输出端连接在一起作为超低压与非门电路的单端输入单端输出结构的输出端。本发明或由四个超低压与非门基本单元组成差分输入差分输出结构；第二和第三超低压与非门基本单元的输入端相连作为电路的两个差分输入端；第一和第四超低压与非门基本单元的输入端相连作为电路的两个差分输入端；各基本单元的输出端分别作为电路的二个差分输出端。本发明采用PMOS晶体管的体偏技术可在超低压下工作，结构对称简单，易于设计且输出信号的上升沿和下降沿对称性好。 | ||||||
| 5 | 一种超低压与非门电路 | CN201110101066.6 | 2011-04-21 | CN102130677A | 2011-07-20 | 陈勇; 杨佳乐; 张莉; 王燕; 钱鹤 |
| 本发明涉及一种超低压与非门电路，属于采用CMOS工艺实现的超低压电路设计领域。本发明由两个超低压与非门基本单元组成的单端输入单端输出结构；第一、第二超低压基本单元的输出端连接在一起作为超低压与非门电路的单端输入单端输出结构的输出端。本发明或由四个超低压与非门基本单元组成差分输入差分输出结构；第二和第三超低压与非门基本单元的输入端相连作为电路的两个差分输入端；第一和第四超低压与非门基本单元的输入端相连作为电路的两个差分输入端；各基本单元的输出端分别作为电路的二个差分输出端。本发明采用PMOS晶体管的体偏技术可在超低压下工作，结构对称简单，易于设计且输出信号的上升沿和下降沿对称性好。 | ||||||
| 6 | 低压高速TTL与非门电路 | CN200510009707.X | 2005-02-04 | CN1306707C | 2007-03-21 | 刘莹; 方倩; 方振贤 |
| 本发明公开一种低压高速TTL与非门电路及其提高运行速度的方法，工作电压为1.5伏。退饱和时间ts是提高速度的主要障碍，本发明可避免逻辑级ts的影响，提高TTL门电路的速度，达到tpd小于0.4ns，可降到0.2ns或更低。本发明电路的组成包括逻辑级和输出级两部分。其中输出级就是Q2三极管反相器。逻辑级部分由多射管Q1，射极跟随器Q3和浮动泄放管Q4构成。逻辑级采用反馈追赶和浮动泄放电路，主要特点：Q1的射极输入信号按基-基耦合方式由Q1基极送到Q3基极，在Q3反馈作用下，实现内部各点几乎同速升降；在Q2截止过程，Q4提供低阻泄放通路，加速Q2截止；在Q2导通过程，Q4管的射流快速降为0，阻止Q1到Q2的通路，且减少Q1基流，增加Q3基流，放大为很大的Q3射流，加速Q2的导通。本发明不仅用于双极电路工艺制成的TTL与非门电路，相应的集电极开路与非门，和由该门组成的与或非门、触发器、计数器，还用于双极型门阵列中的逻辑单元，以及双极型PLD中。 | ||||||
| 7 | 可调整翻转点的反相器、或非门以及与非门 | CN200810082748.5 | 2008-03-05 | CN100586022C | 2010-01-27 | 黄贤生 |
| 本发明为一种可调整翻转点的反相器、或非门以及与非门。所述的反相器包含一输入端，用以接收一输入信号；一输出端，用以输出所述的输入信号的反相信号；一第一P型金属氧化物半导体晶体管，其栅极耦接在所述的输入端，漏极耦接在所述的输出端，源极耦接在一偏压电源；一第一N型金属氧化物半导体晶体管，其栅极耦接在所述的输入端，漏极耦接在所述的输出端，源极耦接在一地端；与一可调电流源，耦接在所述的输出端，用以输出一可调大小的电流以调整所述的反相器的翻转点。 | ||||||
| 8 | 可调整翻转点的反相器、或非门以及与非门 | CN200810082748.5 | 2008-03-05 | CN101262223A | 2008-09-10 | 黄贤生 |
| 本发明为一种可调整翻转点的反相器、或非门以及与非门。所述的反相器包含一输入端，用以接收一输入信号；一输出端，用以输出所述的输入信号的反相信号；一第一P型金氧半导体晶体管，其栅极耦接在所述的输入端，漏极耦接在所述的输出端，源极耦接在一偏压电源；一第一N型金氧半导体晶体管，其栅极耦接在所述的输入端，漏极耦接在所述的输出端，源极耦接在一地端；与一可调电流源，耦接在所述的输出端，用以输出一可调大小的电流以调整所述的反相器的翻转点。 | ||||||
| 9 | 双铝铝栅与非门 | CN202221695298.9 | 2022-07-01 | CN217691176U | 2022-10-28 | 邢康伟; 朱恒宇; 张薇 |
| 本实用新型实施例公开一种双铝铝栅与非门。在一具体实施方式中，该双铝铝栅与非门包括：围绕第一N型晶体管和第二N型晶体管的第一衬底环；位于衬底上的第一铝层和第二铝层、及设置在第一铝层与第二铝层之间的绝缘层，第一N型晶体管和第二N型晶体管的栅氧化层延伸并覆盖第一衬底环，第一铝层中，第一连接线电连接第一P型晶体管的栅极与第一N型晶体管的栅极，第二连接线电连接第二P型晶体管的栅极与第二N型晶体管的栅极，第二铝层中，第三连接线电连接第一P型晶体管的漏极、第二P型晶体管的漏极以及第一N型晶体管的漏极。该实施方式通过两层金属连接线、并设置栅氧化层与衬底环的结构关系，提高了抗辐射能力，具有广泛的应用前景。 | ||||||
| 10 | 낸드게이트 회로 | KR1019890014275 | 1989-10-05 | KR100061437B1 | 1993-04-15 | 정상기 |
| 11 | NAND게이트회로 | KR1019890015523 | 1989-10-27 | KR1019930005652B1 | 1993-06-23 | 요시다마사노부 |
| 내용 없음. | ||||||
| 12 | 낸드 게이트 | KR2019850016098 | 1985-12-03 | KR2019880002871Y1 | 1988-08-06 | 송영원 |
| 내용 없음. | ||||||
| 13 | 一种逻辑与非门电路及逻辑与非门电路设计方法 | CN202010193569.X | 2016-07-04 | CN111428868A | 2020-07-17 | 王珣; 朱虎; 李忠伟; 崔学荣 |
| 本发明提出了一种逻辑与非门电路及逻辑与非门电路设计方法，基于脉冲累加信息编码方式，使用统一神经计算单元，辅以1类信息过滤单元，通过神经计算单元和信息过滤单元的级联实现了逻辑与非门的计算过程。本发明基于脉冲神经膜系统和匀质神经细胞的逻辑与非门设计方法，将构造逻辑与非门使用的神经计算单元种类降至最少的1种，这有助于利用统一的神经计算单元实现神经电路；利用神经元的级联，实现信息的传递和并行处理，最终实现执行逻辑计算的功能，具有分布式并行的计算特性，可以为神经电路的实现提供可行的计算模型。 | ||||||
| 14 | 自偏压式高频逻辑门与应用其的或非门、与非门 | CN200510055321.2 | 2005-03-15 | CN1835402A | 2006-09-20 | 钟元鸿 |
| 一种自偏压式高频逻辑门与应用其之或非门、与非门，该逻辑门包括至少一输入端以及一输出端，用以将高频的输入信号作布尔运算并输出，其特征为每一晶体管皆连接至阻抗匹配网络，阻抗匹配网络包括第一端以及第二端，第一端耦接至该晶体管的栅极，第二端耦接该晶体管的漏极，用以提供该晶体管的操作电压，当任一第一型晶体管与任一第二型晶体管的栅极相连接，且第一型晶体管与第二型晶体管的漏极相连接时，则第一型晶体管与第二型晶体管共享唯一的相同的阻抗匹配网络。 | ||||||
| 15 | 自偏压式高频逻辑门与应用其的或非门、与非门 | CN200510055321.2 | 2005-03-15 | CN1835402B | 2010-04-28 | 钟元鸿 |
| 一种自偏压式高频逻辑门与应用其之或非门、与非门，该逻辑门包括至少一输入端以及一输出端，用以将高频的输入信号作布尔运算并输出，其特征为每一晶体管皆连接至阻抗匹配网络，阻抗匹配网络包括第一端以及第二端，第一端耦接至该晶体管的栅极，第二端耦接该晶体管的漏极，用以提供该晶体管的操作电压，当任一第一型晶体管与任一第二型晶体管的栅极相连接，且第一型晶体管与第二型晶体管的漏极相连接时，则第一型晶体管与第二型晶体管共享唯一的相同的阻抗匹配网络。 | ||||||
| 16 | 使用与或非门及或与非门的触发器电路及多位触发器电路 | CN202011228545.X | 2020-11-06 | CN113114222A | 2021-07-13 | 赖柏嘉; 斯帝芬; 鲁苏; 刘祈麟; 格雷戈里; 杰罗姆; 格鲁伯 |
| 一种使用与或非门及或与非门的触发器电路包括：多路复用器单元，具有在第一信号与第二信号之间进行选择的多路复用器；主单元，具有两个或与非门，其中第一或与非门耦合在第一节点(N1)与第三节点(N3)之间，第二或与非门耦合在第二节点(N2)与第四节点(N4)之间；从单元，具有两个与或非门，其中第一与或非门耦合在第三节点(N3)与第五节点(N5)之间，第二与或非门耦合在第四节点(N4)与第六节点(N6)之间；以及时钟，用于控制所述两个与或非门及所述两个或与非门，所述时钟连接到第一与或非门及第二与或非门以及第一或与非门及第二或与非门。 | ||||||
| 17 | 一种硅基电光逻辑与/与非门 | CN201610209797.5 | 2016-04-06 | CN105759534B | 2018-04-24 | 陈伟伟; 汪鹏君; 杨甜军; 周利强; 张亚伟; 钱浩宇; 杨建义 |
| 本发明公开了一种硅基电光逻辑与/与非门，包括第一2×2MZI型电光开关、第二2×2MZI型电光开关和2×1MMI耦合器，2×2MZI型电光开关具有第一输入端、第二输入端、第一输出端和第二输出端，2×1MMI耦合器具有第一输入端、第二输入端和输出端，第一2×2MZI型电光开关的第一输出端和第二2×2MZI型电光开关的第一输入端连接，第二2×2MZI型电光开关的第一输出端为与逻辑输出端，第二2×2MZI型电光开关的第二输出端和2×1MMI耦合器的第一输入端连接，第一2×2MZI型电光开关的第二输出端和2×1MMI耦合器的第二输入端连接，2×1MMI耦合器的输出端为与非逻辑输出端；优点是具有高消光比、高速、大带宽和大制作容差。 | ||||||
| 18 | 一种硅基电光逻辑与/与非门 | CN201610209797.5 | 2016-04-06 | CN105759534A | 2016-07-13 | 陈伟伟; 汪鹏君; 杨甜军; 周利强; 张亚伟; 钱浩宇; 杨建义 |
| 本发明公开了一种硅基电光逻辑与/与非门，包括第一2×2MZI型电光开关、第二2×2MZI型电光开关和2×1MMI耦合器，2×2MZI型电光开关具有第一输入端、第二输入端、第一输出端和第二输出端，2×1MMI耦合器具有第一输入端、第二输入端和输出端，第一2×2MZI型电光开关的第一输出端和第二2×2MZI型电光开关的第一输入端连接，第二2×2MZI型电光开关的第一输出端为与逻辑输出端，第二2×2MZI型电光开关的第二输出端和2×1MMI耦合器的第一输入端连接，第一2×2MZI型电光开关的第二输出端和2×1MMI耦合器的第二输入端连接，2×1MMI耦合器的输出端为与非逻辑输出端；优点是具有高消光比、高速、大带宽和大制作容差。 | ||||||
| 19 | 基于忆阻器交叉阵列的逻辑门电路及与非门、或非门实现方法 | CN202110626491.0 | 2021-06-04 | CN113285710B | 2023-01-20 | 刘鹏; 武继刚; 姚廉; 钟悦航 |
| 本发明针对现有技术的局限性，提出了一种基于忆阻器交叉阵列的逻辑门电路及与非门、或非门实现方法，电路主要包括两个连接时钟信号的电压控制器以及由若干忆阻器组成的忆阻器交叉阵列；其能够将蕴含逻辑以及非蕴含逻辑集成到同一个忆阻器交叉阵列中，在使用时通过两种忆阻逻辑的不同组合操作实现与非逻辑门以及或非逻辑门，本发明提供的方案能够减少实现与非、或非门的操作步骤和忆阻器开销，大幅降低整体的能耗。 | ||||||
| 20 | 一种基于忆阻器的平衡三值与非门电路以及或非门电路 | CN202311181245.4 | 2023-09-11 | CN117318702A | 2023-12-29 | 王晓媛; 孙瑩斐 |
| 本发明公开了一种基于忆阻器的平衡三值与非门电路，由第一忆阻器M1、第二忆阻器M2、第一NMOS管T1、第二NMOS管T2、第三NMOS管T3和第四NMOS管T4构成。所述第一忆阻器M1的负极与电源VDD相连；第一忆阻器M1的正极与第二忆阻器M2的负极和第三NMOS管T3的漏极相连；第二忆阻器M2的正极与第一NMOS管T1和第二NMOS管T2的漏极相连；第三NMOS管T3的源极和第四NMOS管T4的漏极相连；第一NMOS管T1、第三NMOS管T3和第四NMOS管T4的源极与电源‑VDD相连。该电路结构清晰简单、易于实现，应用范围广，并且能有效改善电路的功耗、速度和数据密度等。 | ||||||
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