层叠陶瓷电子部件及其制造方法 |
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| 申请号 | CN201080002124.3 | 申请日 | 2010-05-21 | 公开(公告)号 | CN102099880B | 公开(公告)日 | 2015-03-25 |
| 申请人 | 株式会社村田制作所; | 发明人 | 平田阳介; 辻英昭; 大森长门; 和田博之; 平松隆; 齐藤义人; | ||||
| 摘要 | 本 发明 提供一种层叠陶瓷 电子 部件，其具备具有内部 电极 的层叠体，即使陶瓷层及内部电极被薄层化，在用以 烧结 层叠体的 焙烧 步骤中也不易产生电极切断或玉化等状态变化，且改善DC 偏压 特性。层叠体(12)针对构成陶瓷层的陶瓷粒径，将其分类成比较大的大颗粒区域(13)与比较小的小颗粒区域(14)。大颗粒区域位于小颗粒区域外侧，大颗粒区域与小颗粒区域的交界面(15)包围层叠体中存在内部电极的部分(16)并位于层叠体的外表面内侧。为获得层叠体，焙烧步骤中，以设定从室温至最高 温度 的平均升温温度为40℃/秒以上的温度分布进行 热处理 。 | ||||||
| 权利要求 | 1.一种层叠陶瓷电子部件，具有： |
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| 说明书全文 | 层叠陶瓷电子部件及其制造方法技术领域[0001] 本发明关于层叠陶瓷电子部件及其制造方法，尤其涉及为使层叠陶瓷电子部件小型化而可有利采用的技术。 背景技术[0002] 例如层叠陶瓷电容器中，谋求其小型化(薄型化)时，不仅陶瓷层，谋求内部电极的薄层化也为有效。但内部电极朝薄层化进展时，用以烧结生的层叠体的焙烧步骤的结果易产生电极切断。作为可抑制该电极切断的技术，例如提案有以下。 [0004] 日本特开2000-216042号公报(专利文献2)中，于焙烧时的升温过程中的-8700℃～1100℃，设升温速度为500℃/时以上，于1100℃以上，设氛围的氧分压为10 atm-8 以下，于降温过程的1100℃以下的一部分，设氧分压为10 atm以上，从而抑制裂缝等结构缺陷，可提高所得的层叠陶瓷电容器的可靠性。 [0005] 韩国公开专利公报10-2006-0135249(专利文献3)中，以10℃/秒的升温速度升温至比最高温度低20℃的温度，从而可兼具电极切断的抑制与升温时的过冲(升温时变成比期望的焙烧温度更高的温度)的抑制。 [0006] 以上，专利文献1～3中任一记载的先前技术中，也利用提高升温速度的方式，得到可使内部电极薄层化的效果，但该效果存有界限，例如具备含有Ni作为导电成份的内部电极的层叠陶瓷电容器中，实现0.3μm以下的焙烧后的电极厚度非常困难。 [0007] 另外，用以焙烧具备将贱金属作为导电成份使用的内部电极的生的层叠体的氛围，例如为N2/H2/H2O系，需要在比Ni/NiO平衡氧分压更靠还原侧进行控制，成为对设备或材料设计的制约。 [0008] 另外，将内部电极薄层化，使用低温烧结的陶瓷材料也为有效。于低温烧结陶瓷材料中有时含有Li等挥发成份，但焙烧时该挥发成份有易飞散的倾向。并且由于应焙烧的生的层叠体的尺寸，即芯片尺寸或对焙烧炉的填料量，挥发成份的残留量易不均，然而抑制该残留量不均有其困难。 [0009] 另一方面，如前所述，陶瓷层的薄层化对用以小型化层叠陶瓷电容器也有效。但陶瓷层的薄层化有导致如下的问题。 [0010] 陶瓷层越朝薄层化进展，施加于陶瓷层的直流电场强度变得越高。一般在每单位体积的静电容较高的层叠陶瓷电容器的陶瓷层使用强电介体陶瓷。但强电介体陶瓷对其施加大直流电压时，具有其介电常数下降的性质。再者，强电介体陶瓷其介电常数越高，且所施加的直流电场强度越高，利用直流电压施加的介电常数的下降率越有变高的倾向。 [0011] 现状所要求的陶瓷层的薄层化，随着其进展的结果，陶瓷层的每厚度的直流电压变高，由此，电介体陶瓷的直流电压下的介电常数下降，甚至层叠陶瓷电容器的直流电压下的静电容相反却下降。即，即使欲进展陶瓷层的薄层化，但陶瓷层的薄层化已经进展至谋求层叠陶瓷电容器的大容量化有其困难的状况。 [0012] 因此，谋求即使所施加的直流电场强度变高，电介体陶瓷的介电常数也不易下降的、即DC偏压特性优良的层叠陶瓷电容器。例如日本特开2006-165259号公报(专利文献4)所记载的技术中，为改善DC偏压特性而研讨材料组成。但改变材料组成时欲取得与其它各种特性(介电常数、温度特性、可靠性等)的平衡有其困难，有导致限制设计幅度的问题。 [0013] 再者，上述问题是关于层叠陶瓷电容器，但相同问题在层叠陶瓷电容器外的层叠陶瓷电子部件也会碰到。 [0014] 专利文献： [0015] [专利文献1]日本特开2008-226941号公报 [0016] [专利文献2]日本特开2000-216042号公报 [0017] [专利文献3]韩国公开专利公报10-2006-0135249 [0018] [专利文献4]日本特开2006-165259号公报 发明内容[0019] 发明解决的技术问题 [0020] 因此，本发明的目的是提供一种可解决如上问题的层叠陶瓷电子部件及其制造方法。 [0021] 解决问题的技术手段 [0022] 本发明首先是一种层叠陶瓷电子部件，其具有：层叠体，其具备层叠的多个陶瓷层和沿着所述陶瓷层之间的特定界面所形成的内部电极；及外部电极，其以与特定的所述内部电极电连接的方式形成于所述层叠体的外表面上；并且，为解决上述技术性问题而具备如下构成。 [0023] 即，上述层叠体的特征为：所述层叠体针对构成所述陶瓷层的陶瓷粒径，将其分类成粒径比较大的大颗粒区域与粒径比较小的小颗粒区域，所述大颗粒区域位于所述小颗粒区域外侧，所述大颗粒区域与所述小颗粒区域的交界面包围所述层叠体中的所述内部电极存在的部分且位于所述层叠体的外表面的内侧。上述交界面与是否存在于层叠体中外部电极与内部电极的连接部分无关。 [0024] 根据本发明的层叠陶瓷电子部件的进一步的实施方式中，所述层叠体为长方体形状并具有由其长度方向尺寸L及其宽度方向尺寸W所规定的LW面、由其长度方向尺寸L及其厚度方向尺寸T所规定的LT面、及由其宽度方向尺寸W及其厚度方向尺寸T所规定的WT面，所述外部电极形成于所述WT面上，这种情况下，所述大颗粒区域与所述小颗粒区域的交界面处于所述层叠体中所述内部电极存在部分的外侧，以至少沿着所述LW面及所述LT面连续延伸的方式位于所述层叠体的外表面的内侧，此处，与交界面是否沿着WT面延伸无关。 [0025] 本发明的层叠陶瓷电子部件中，更优选为在大颗粒区域的陶瓷粒径分布的D80值为在小颗粒区域的陶瓷粒径分布的D80值的5倍以上。 [0026] 本发明也适于一种层叠陶瓷电子部件的制造方法，包括：准备生的层叠体的步骤，该层叠体具有层叠的多个陶瓷层和沿着所述陶瓷层之间的特定界面而形成的内部电极，及焙烧步骤，用于烧结生的层叠体。本发明的层叠陶瓷电子部件的制造方法的特征在于：为解决上述技术性问题，在所述焙烧步骤中，以设定从室温至最高温度的平均升温速度为 40℃/秒以上的温度分布进行热处理的步骤。 [0027] 上述热处理的步骤中，优选为以设定从室温至最高温度的平均升温速度为100℃/秒以上的温度分布而实施。 [0028] 热处理步骤前，进而优选包括脱脂生的层叠体的步骤。 [0029] 优选即使内部电极含贱金属作为导电成份，热处理的步骤是在供给有相对于贱金属的平衡氧分压靠氧化侧的气氛气体的气氛中实施的。 [0030] 热处理的步骤中优选，到达最高温度后，不保持温度而冷却。 [0031] 发明效果 [0032] 根据本发明的层叠陶瓷电子部件，即使陶瓷层被薄层化也可良好地维持DC偏压特性。尤其本发明应用于层叠陶瓷电容器时，可将通过施加直流电压的静电容的下降率抑制为较低，且于陶瓷层中可得到比较高的介电常数。如此效果利用如下机制也可推测到。 [0033] 位于交界面外侧的大颗粒区域与位于交界面内侧的小颗粒区域相比，认为在BaTiO3系强电介体中所见的强电介体性较大。因此，焙烧后的冷却时产生从高温相(常电介体相)至常温相(强电介体相)的相转移时，交界面外侧区域中的结晶的c轴方向相对层叠体的表面易取向于垂直方向，推测与表面垂直的应力朝向层叠体内部而产生。 [0034] 此时，推测于交界面内侧的陶瓷层作用有引起面内方向收缩的应力，推测引起结晶的c轴方向向与层叠方向平行的方向取向的应力。 [0035] 如此状态下，于层叠陶瓷电子部件施加有直流电压时，利用直流电压，电场强度的方向与结晶的c轴方向成平行的情形较多，因此推测即使电场施加于陶瓷层，介电常数也不会怎么下降。 [0036] 再者，存在内部电极的部分只有一部分被交界面覆盖时(例如交界面只形成于LT面的内侧或只形成于LW面的内侧的情形)，推测由上述现象产生的应力分散。由此，此时本发明的目的无法充分达成。 [0037] 另，形成有外部电极的附近(例如WT面的内侧等)，即使交界面的形成不充分也没有问题。推测是利用外部电极而防止应力分散的缘故。 [0038] 根据本发明的层叠陶瓷电子部件的制造方法，可有利实现层叠体中具有如上特征的粒径分布。 [0039] 另，根据本发明的层叠陶瓷电子部件的制造方法，可抑制内部电极于热处理中电极切断或玉化等状态变化，可使内部电极的薄层化及高覆盖率化进展。先前的热处理方法中，例如具备以Ni为导电成份含有的内部电极的层叠陶瓷电容器的情形中，关于内部电极实现0.3μm以下的电极厚度及80％以上的覆盖率非常困难，但根据本发明的制造方法，通过采用40℃/秒以上的升温速度，可达成0.2μm以下的电极厚度及80％以上的覆盖率。再者，使升温速度升高至100℃/秒以上时，0.1μm以下的电极厚度中可达成80％以上的覆盖率。 [0040] 热处理中的电极切断及玉化(玉化)在由于陶瓷层与内部电极的收缩时间点的错开而产生的界面间隙较大时，或所赋予的热能总量较大时，更显著产生。从而，根据本发明的制造方法，可将热处理时产生收缩的时间由先前的40～10分钟大幅缩短至120～5秒钟，因此可抑制陶瓷层与内部电极的界面间隙的产生。另，到达最高温度后，若不保持温度而马上冷却，则可削减热能总量，更有效抑制电极切断及玉化。 [0041] 另，内部电极的薄层化及高覆盖率化会带来抑制内部电极收缩的结果，因此也可同时抑制内部电极端部的空隙或间隙等的产生，因此热处理后的层叠体的密封性上升，也可使作为层叠陶瓷电子部件的耐环境可靠性上升。 [0042] 另，如上述可抑制内部电极的收缩，因此内部电极引出于层叠体的特定面时，在内部电极的引出端部的凹陷(引っ込み)程度变得非常小。另，如前所述，由于烧结在短时间完成，因此因构成陶瓷层的陶瓷的添加成份而朝玻璃相表面的移动及析出几乎不会发生。因此，形成与内部电极电连接的外部电极时，可省略使内部电极的引出端部露出的步骤。 [0043] 另，由于烧结在短时间完成，因此不会使构成陶瓷层的陶瓷中的添加元素偏析，可均一地存在。因此可使陶瓷层赋予的特性稳定。再者，即使比较少的添加量，也可充分发挥利用添加元素的效果。 [0044] 另，构成陶瓷层的陶瓷含有Li、B、Pb等挥发成份(烧结助剂)时，由于烧结在短时间完成，因此可抑制热处理时这些挥发成份的飞散。其结果，可抑制这些挥发成份的残留量因层叠体的尺寸或对焙烧炉的填料量改变而产生变动。 [0045] 另，具备以Ni等贱金属为导电成份含有的内部电极的层叠陶瓷电子部件时，先前的热处理步骤中，为兼具抑制内部电极氧化与抑制陶瓷还原，需要将氛围中的氧分压精密地控制于贱金属的平衡氧分压附近，从而使焙烧炉的设计繁杂。与此相对，根据本发明的制造方法，由于热处理步骤中升温速度较高，热处理(陶瓷烧结收缩)时间为120～5秒钟的短时间，因此即使较贱金属的平衡氧分压靠近氧化侧的氛围也几乎不会氧化，可进行热处理。以使例如升温速度40℃/秒下为100ppm(较平衡氧分压约3.7位数靠近氧化侧/1300℃)，100℃/秒下为1000ppm(较平衡氧分压约4.7位数靠近氧化侧/1300℃)的方式，可于高氧分压下使含贱金属的内部电极几乎不氧化地进行热处理。从而，陶瓷不易还原，且也无须进行再氧化处理，可制造具有高可靠性的层叠陶瓷电子部件。附图说明 [0046] 图1为图解显示作为由本发明的一实施方式的制造方法所制造的层叠陶瓷电子部件的一例的层叠陶瓷电容器的剖面图； [0047] 图2为用以说明本发明的层叠陶瓷电子部件所具备的层叠体中所实现的陶瓷的粒径分布的图，(A)为沿着与由层叠体的长度方向尺寸L及宽度方向尺寸W所规定的LW面平行的面的剖面图，(B)为沿着与由层叠体的长度方向尺寸L及厚度方向尺寸T所规定的LT面平行的面的剖面图，(C)为沿着与由层叠体的宽度方向尺寸W及厚度方向尺寸T所规定的WT面平行的面的剖面图； [0048] 图3为连同比较例的温度分布显示本发明的实施例的热处理步骤中的温度分布的图； [0049] 图4为显示在由本发明的各实施例及比较例所得的层叠陶瓷电容器所具备的层叠体的中央部的内部电极的厚度方向剖面的SEM观察图像； [0050] 图5为显示在由本发明的各实施例及比较例所得的层叠陶瓷电容器所具备的层叠体的中央部的内部电极的表面状态的光学显微镜照片； [0051] 图6为显示在由本发明的各实施例及比较例所得的层叠陶瓷电容器所具备的内部电极端部的厚度方向剖面的光学显微镜照片； [0052] 图7为显示在由本发明的各实施例及比较例所得的层叠陶瓷电容器所具备的层叠体的中央部的陶瓷层的WDX绘图像，为显示异相(Mg及Si)的偏析状态； [0053] 图8为显示由本发明的各实施例及比较例所得的层叠陶瓷电容器所具备的层叠体中内部电极的引出部的光学显微镜照片； [0054] 图9为显示根据按本发明实施的实验所求得的升温速度与可确保覆盖率80％以上的最低电极厚度的关系图； [0055] 图10为根据按本发明实施的实验所求得的最高温度保持时间与电极覆盖率的关系图； [0056] 图11为根据按本发明实施的实验所求得的特定氧分压下的升温速度与Ni电极氧化度的关系图；及 [0057] 图12为显示将按本发明所实施的实验中所制作的层叠陶瓷电容器的层叠体的一部分摄像的SEM像的图。 具体实施方式[0058] 参照图1，针对作为应用本发明的层叠陶瓷电子部件的一例的层叠陶瓷电容器1的结构进行说明。 [0059] 层叠陶瓷电容器1具备作为零件本体的层叠体2。层叠体2具备层叠多个陶瓷层3以及沿着陶瓷层3间的特定界面所形成的多个内部电极4和5。于层叠体2的一方及另一方端面6及7，分别露出多个内部电极4及5的各端部，以将这些内部电极4的各端部及内部电极5的各端部分别互相电连接的方式形成有外部电极8及9。 [0060] 制造如此的层叠陶瓷电容器1时，首先利用将印刷有内部电极4及5的陶瓷生胚片(グリ一ンシ一ト)层叠的众所周知的方法，制作层叠体2的生的状态。接着，为了烧结生的层叠体而实施焙烧步骤。接着，于经烧结的层叠体2的端面6及7上，分别形成外部电极8及9，完成层叠陶瓷电容器1。 [0061] 上述焙烧步骤中，于本发明中实施应用设定从室温至最高温度的平均升温速度为40℃/秒以上的温度分布的热处理步骤。较佳的是，设上述温度分布为100℃/秒以上。 [0062] 另，上述热处理步骤前，对生的层叠体进行脱脂处理较佳。 [0063] 内部电极4及5含如Ni的贱金属作为导电成份时，热处理步骤也可在相对贱金属的平衡氧分压供给靠近氧化侧的氛围气体的氛围中实施。 [0064] 另，热处理步骤中，到达上述最高温度后不保持该温度地直接冷却较佳。 [0065] 关于采用这些较佳条件的理由，在后述实验例中将明了。 [0066] 采用上述制造方法，尤其上述焙烧步骤时，所得的层叠陶瓷电子部件的层叠体中，可实现参照图2如下说明的陶瓷的粒径分布。 [0067] 图2中，(A)为显示沿着与由层叠体12的长度方向尺寸L及宽度方向尺寸W所规定的LW面平行的面的剖面图，(B)为显示沿着与由层叠体12的长度方向尺寸L及厚度方向尺寸T所规定的LT面平行的面的剖面图，(C)为显示沿着与由层叠体12的宽度方向尺寸W及厚度方向尺寸T所规定的WT面平行的面的剖面图。层叠体12为具有上述LW面、上述LT面与上述WT面的长方体形状。 [0068] 层叠体12虽在图2中未图示，但具备层叠的多个陶瓷层与沿着陶瓷层间的特定界面所形成的内部电极。另，虽图2中未图示，但以与特定的内部电极电连接的方式，于层叠体12的外表面上形成有外部电极。 [0069] 图2中未图示的上述陶瓷层、内部电极及外部电极，相当于图1所示的陶瓷层3、内部电极4及5以及外部电极8及9。陶瓷层及内部电极的各个面方向例如与上述LW面平行，外部电极形成于上述WT面上。 [0070] 如图2所示，层叠体12针对构成陶瓷层的陶瓷粒径，将其分类成粒径比较大的大颗粒区域13与粒径比较小的小颗粒区域14。此处，在大颗粒区域13的陶瓷的粒径分布的D80值，为在小颗粒区域14的陶瓷的粒径分布的D80值的5倍以上较佳。 [0071] 大颗粒区域13位于小颗粒区域14外侧。大颗粒区域13与小颗粒区域14的交界面15位于层叠体12中存在内部电极的组件部分16的外侧，即位于层叠体12的外表面的内侧。如前所述，外部电极形成于WT面上时，交界面15至少沿着LW面及LT面连续延伸较佳。 [0072] 换言的，层叠体12的外表面的LW面及LT面在大颗粒区域13内，于LW面及LT面的各内侧将存在交界面15。即，层叠体12中，于相当于在层叠方向的两端部的外层部的某处存在交界面15，在形成于内部电极的两侧的侧间隙部的某处存在交界面15。 [0073] 但，由于内部电极在形成有外部电极的WT面被引出，因此在WT面的利用交界面的作用，与在LW面或LT面的利用交界面15的作用相比较小。从而，与是否沿着WT面形成交界面15无关。 [0074] 如上所述，本发明用于图1所示的层叠陶瓷电容器1的制造时，陶瓷层3由电介体陶瓷所构成。但适用本发明者不限于层叠陶瓷电容器，除此外也可为电感器、热敏电阻器、压电零件等。因此，根据层叠陶瓷电子部件的功能，陶瓷层除电介体陶瓷外，也可由磁性体陶瓷、半导体陶瓷、压电体陶瓷等构成。 [0075] 另，图1所示的层叠陶瓷电容器1为具备2个外部端子8及9的2端子型，多端子型层叠陶瓷电子部件也可适用本发明。 [0076] 另，本发明不限于具备长方体形状的层叠体的层叠陶瓷电子部件，具备长方体形状外的形状的层叠体的层叠陶瓷电子部件也可适用。 [0077] 以下，按照在本发明的范围内的实施例及范围外的各比较例，针对制作成为试料的层叠陶瓷电容器，进行其评估的实验例进行说明。 [0078] 1.实验例1(在典型热处理条件下的实施例及比较例的比较) [0079] 将具备含有Ni作为导电成份的内部电极及以BaTiO3作为主成份的陶瓷层的层叠陶瓷电容器用的生的层叠体，进行脱脂处理至残留碳量成为约1000重量ppm后，按如下表1所示的热处理条件进行热处理，获得各实施例及比较例的烧结后的层叠体。 [0080] [表1] [0081] [0082] 表1中，「升温速度」表示室温至最高温度的平均升温速度。图3为使实施例与比较例的相对比较变得容易而示出各自的温度分布。 [0083] 评估由上述热处理烧结的各实施例及比较例的层叠体试料的结果显示于图4至图8。 [0084] 图4显示在层叠体中央部的内部电极的厚度方向剖面。图4中，相对浓颜色的区域为内部电极。由图4可知，与比较例相比，根据实施例可确保内部电极的连续性且谋求更薄层化。 [0085] 图5显示层叠体中央部的内部电极的表面状态。图5中，相对浓颜色的点为缺少内部电极的部分。由图5可知，与比较例相比，根据实施例可谋求内部电极的高覆盖率化。 [0086] 图6显示在内部电极的端部的厚度方向剖面。图6中，相对淡颜色的区域为内部电极。由图6可知，与比较例相比，根据实施例可抑制在内部电极的端部的空隙或间隙的产生。 [0087] 由这些图4至图6所示的评估结果可知，根据实施例，层叠体中可得到高密封性，因此可使层叠陶瓷电容器的耐环境可靠性上升。先前，虽然对外部电极可谋求用以提高耐环境可靠性的密封功能，但根据实施例，由于层叠体中可得到高密封性，因此外部电极只要达成与内部电极的电连接即可，因此，也可期待形成外部电极时的材料选择或制作过程设计变容易的优点。 [0088] 图7显示层叠体的中央部的陶瓷层的WDX绘图像。图7中尤其显示异相(Mg及Si)的偏析状态。这些异相于图7中由相对明亮的点表示。对构成陶瓷层的陶瓷的添加元素(Mg、Si等)于热处理后易偏析，如此偏析的异相对陶瓷层的可靠性大多带来不良影响。由图7可知，根据实施例，与比较例相比添加元素的偏析极少。由此可知，根据实施例，特性稳定。 [0089] 图8显示内部电极的引出部。由图8可知，与比较例相比，根据实施例，不仅内部电极薄层化，引出部的凹陷量也非常少，另，由于烧结以短时间完成，因此几乎不会产生添加成份朝玻璃相的表面的移动及析出。从而，形成外部电极时，用以使内部电极的引出端部露出的步骤也可省略。 [0090] 2.实验例2(升温速度与电极厚度的关系) [0091] 如以下表2所示，将升温速度进行各种改变，求得内部电极中可获得覆盖率80％以上的最小电极厚度。再者，该实验例2中，制作使用Ni箔者(Ni箔电极)，及使用含Ni球状粉末的导电性膏者(Ni球状电极)2种试料作为内部电极。再者，关于含Ni球状粉末的导电性膏，使用填充率40～50％左右的比较低的填充率。 [0092] [表2] [0093] [0094] 表2所示的升温速度与电极厚度的关系也显示于图9。图9中，「Ni电极A」为Ni箔电极，「Ni电极B」为Ni球状电极。 [0095] 内部电极的薄层化受到陶瓷层与内部电极的界面的间隙的影响。如表2及图9所示，于15℃/秒以下的升温速度下，无法维持对电极厚度0.3μm以下的内部电极的约束力，确保80％以上的覆盖率较困难。与此相对，通过设升温速度为40℃/秒以上，因陶瓷于短时间烧结收缩，即使0.3μm以下的电极厚度，也可确保80％以上的覆盖率。再者，通过设升温速度为100℃/秒以上，即使0.1μm以下的电极厚度也可确保80％以上的覆盖率。 [0096] 再者，使用导电性膏的Ni球状电极的情形中，如上述的电极厚度的水平因所使用的导电性膏的填充率而改变。该实验例中所使用的比较低填充率的导电性膏的情形中，为可确保特定的覆盖率，必须使电极厚度比较厚。 [0097] 该实验例中为使用Ni作为内部电极的导电成份的情形，但除Ni外例如Cu、Ag、Pt、Pd、Al、Ti、Cr或这些的合金也可发现相同的倾向。 [0098] 3.实验例3(升温速度与挥发成份残留量的关系) [0099] 构成陶瓷层的陶瓷含Li、B、Pb等挥发成份时，由经验可知这些挥发成份的热处理后的残留量，因层叠体的尺寸或热处理时对焙烧炉的层叠体的填料量而产生变动。因此，该变动于实用化阶段中导致阻碍特性稳定的问题。但，如本发明，通过升高升温速度，可使陶瓷的烧结收缩时间短时间化，因此可大幅抑制挥发成份的残留量的变动。 [0100] 以下表3显示相对挥发成份的残留率(＝残留量/添加量)的升温速度的影响。更具体言而言，显示针对层叠体的平面尺寸为0.6mm×0.3mm(0603尺寸)的情形与3.2mm×2.5mm(3225尺寸)的情形进行评估的挥发成份残留率与升温速度的关系，且将「0603尺寸」与「3225尺寸」的各挥发成份残留率的差作为「残留率偏差」而显示。 [0101] [表3] [0102] [0103] 由表3可知，由于层叠体尺寸的残留率偏差可利用升高升温速度而降低，尤其通过设升温速度为40℃/秒以上，可将残留率偏差抑制为1％以下。 [0104] 如上述的倾向在改变热处理时的层叠体的填料量的情形中也可同样发现。 [0105] 4.实验例4(最高温度保持时间与电极覆盖率的关系) [0106] 如上所述，根据本发明，可实现内部电极的薄层化及高覆盖率化，但这些不仅因升温速度，因最高温度保持时间也会被影响。图10显示为得到具有相当于电极厚度0.3μm的Ni内部电极的层叠陶瓷电容器的层叠体，显示在升温速度40℃/秒下到达1380℃后，该1380℃下的保持时间与电极覆盖率的关系。 [0107] 如图10所示，通过升高升温速度，到达1380℃后可达成高覆盖率。但可知通过保持该1380℃的最高温度，覆盖率急剧下降(玉化)。这是急剧升温中可维持对内部电极的约束力，但在结束收缩的最高温度附近，陶瓷为无强度、柔软状态，因此无法对抗通过温度保持，作用有欲使内部电极的表面能量成为最小的驱动力，通过该驱动力带来的玉化，其结果，认为覆盖率将下降。尤其电极厚度越薄，表面的比例越增加，因此上述驱动力将更显著。因此，到达最高温度后，不保持其温度而直接冷却较佳。 [0108] 5.实验例5(升温速度与Ni电极氧化度的关系) [0109] 该实验例5中，如表4及图11所示，作为热处理步骤下的氧分压(PO2)，采用100ppm、1000ppm及10000ppm3种氛围。表4及图11中，显示100ppm、1000ppm及10000ppm3种氧分压下的室温至最高温度的平均升温速度与Ni电极氧化度的关系。再者，这些氧分压的调整利用对氮氛围中的特定量的氧导入而进行。 [0110] [表4] [0111]升温速度(℃/秒) PO2：100ppm PO2：1000ppm PO2：10000ppm 270 0.2 0.2 0.2 160 0.2 0.5 - 100 0.2 1.0 - 90 0.2 3.0 - 40 0.5 15 - 30 1.0 20 - 15 2.0 35 - 1.67 40 85 - 0.17 80 90 - [0112] (单位：％)[0113] 表4中「PO2：10000ppm」的栏中无数值记入的情况不进行评估。即，氧分压为10000ppm的条件下，只针对升温速度270℃/秒进行评估。 [0114] 由表4及图11可知，氧分压100ppm下，若升温速度为40℃/秒以上，则可以电极氧化度1％以下焙烧具备Ni内部电极的层叠陶瓷电容器。再者，可知通过设升温速度为100℃/秒以上，即使氧分压1000ppm，于电极氧化度1％以下也可焙烧。另，可知即使氧分压为10000ppm高，该实验例中通过设升温速度为270℃/秒，也可抑制为0.2％的电极氧化度。 [0115] 由这些结果可知，通过升高升温速度，焙烧时的氧分压相对变高，因此可抑制陶瓷还原(氧空孔的生成)，可得到所得层叠陶瓷电容器的可靠性上升的效果。 [0116] 6.实验例6(大颗粒区域与小颗粒区域的交界面的影响) [0117] 实验例6中，针对具有一般长方体形状的层叠陶瓷电容器，分别制作试料1～4并进行评估。如下描述试料1～4的概要。试料1为本发明的范围内的实施例，于LW面及LT面的各内侧存在交界面。另一方面，试料2～4为本发明的范围外的比较例。尤其试料2只在LW面内侧存在交界面，试料3只在LT面内侧存在交界面，试料4的任一处都不存在交界面。 [0118] (1)陶瓷原料粉末的制作 [0119] <比较小径的陶瓷原料粉末A> [0120] 将BaCO3粉末与TiO2粉末以Ba/Ti摩尔比成1.001的方式进行称量，以使用ZrO2磨球的研磨机进行湿式混合粉碎。干燥以湿式粉碎所得的浆体后，加热至900℃以上，制成平均粒径为0.2μm的BaTiO3粉末。相对该BaTiO3粉末100摩尔份，分别添加0.5摩尔份的Dy2O3粉末、1.2摩尔份的MgCO3粉末、0.2摩尔份的MnCO3粉末、及1.0摩尔份的BaCO3粉末，进而以SiO2换算添加1.2摩尔份的SiO2溶胶，利用使用ZrO2磨球的研磨机进行湿式混合粉碎，其后，干燥以湿式混合粉碎所得的浆体，制成陶瓷原料粉末A。 [0121] <比较大径的陶瓷原料粉末B> [0122] 将BaCO3粉末与TiO2粉末以Ba/Ti摩尔比成1.001的方式进行称量，以使用ZrO2磨球的研磨机进行湿式混合粉碎。干燥以湿式粉碎所得的浆体后，加热至1000℃以上，制成平均粒径为0.5μm的BaTiO3粉末。相对该BaTiO3粉末100摩尔份，分别添加0.25摩尔份的DY2O3粉末、1.2摩尔份的MgCO3粉末、0.2摩尔份的MnCO3粉末、及1.0摩尔份的BaCO3粉末，进而以SiO2换算添加1.7摩尔份的SiO2溶胶，利用使用ZrO2磨球的研磨机进行湿式混合粉碎，其后，干燥以湿式混合粉碎所得的浆体，制成陶瓷原料粉末B。 [0123] (2)陶瓷浆体及陶瓷生胚片的制作 [0125] 关于陶瓷原料粉末B，也以相同方法成形厚度5μm的陶瓷生胚片B。 [0126] 另，将用于成形陶瓷生胚片B而调制的浆体取一部分，将溶剂部分地除去，从而制成增粘的陶瓷浆体C。 [0127] (3)层叠体的制作 [0128] <试料1> [0129] 于陶瓷生胚片A上，网版印刷以镍为主成份的导电性膏，形成成为内部电极的导电性膏膜图案。其后，将形成有导电性膏膜的陶瓷生胚片A以引出有导电性膏膜的侧成为互相不同的方式层叠280片作为内层部，再者，为形成夹持该内部层的外层部，而层叠未形成有导电性膏膜的陶瓷生胚片A。单侧的外层部的厚度为145μm。接着，对于如此得到的生胚层叠块A应用划片机，以单侧的侧间隙部的厚度成145μm的方式切割生胚层叠块A，获得多数的生胚层叠芯片A。 [0130] <试料2> [0131] 于陶瓷生胚片A上，网版印刷以镍为主成份的导电性膏，形成成为内部电极的导电性膏膜图案。其后，将形成有导电性膏膜的陶瓷生胚片A以引出有导电性膏膜的一侧成为互相不同的方式层叠280片作为内部层，再者，为形成夹持该内层部的外层部，而层叠未形成有导电性膏膜的陶瓷生胚片B。单侧的外层部的厚度为145μm。接着，对如此得到的生胚层叠块B应用划片机，以单侧的侧间隙部的厚度成145μm的方式切割生胚层叠块B，获得多数的生胚层叠芯片B。 [0132] <试料3> [0133] 于陶瓷生胚片A上，网版印刷以镍为主成份的导电性膏，形成成为内部电极的导电性膏膜图案。其后，将形成有导电性膏膜的陶瓷生胚片A以引出有导电性膏膜的膜侧成为互相不同的方式层叠280片作为内部层，再者，为形成夹持该内层部的外层部，而层叠未形成有导电性膏膜的陶瓷生胚片A。单侧的外层部的厚度为145μm。接着，对如此得到的生胚层叠块C应用划片机，以单侧的侧间隙部的厚度成10μm的方式切割生胚层叠块C。接着，于如此分割的各片的应成LT面的表面，涂布特定厚度的陶瓷浆体C并使的干燥，使侧间隙的厚度在单侧为145μm。再者，进行切割而获得生胚层叠芯片C。 [0134] <试料4> [0135] 应用与试料1的情形相同的步骤，获得多数的生胚层叠芯片D。再者，生胚层叠芯片D具有与上述生胚层叠芯片A相同性状。 [0136] (4)层叠陶瓷电容器的制作 [0137] 将如上制作的生胚层叠芯片A～D于N2气流中以280℃进行热处理，燃烧除去粘-9.6合剂。接着，将这些于N2/H2/H2O气流中，在氧分压：10 MPa的气氛下进行焙烧。 [0138] 此处，如表5所示，关于试料1的生胚层叠芯片A，以平均升温速度40℃/秒，最高温度1300℃，最高温度保持时间1秒钟的加热条件而焙烧。 [0139] 另，关于试料2、3及4的各生胚层叠芯片B、C及D，以平均升温速度0.17℃/秒，最高温度1220℃，最高温度保持时间1小时的加热条件而焙烧。 [0140] [表5] [0141]试料号码 生胚层叠芯片 平均升温速度 最高温度 最高温度保持时间 1 A 40℃/秒 1300℃ 1秒钟 2 B 0.17℃/秒 1220℃ 1小时 3 C 0.17℃/秒 1220℃ 1小时 4 D 0.17℃/秒 1220℃ 1小时 [0142] 接着，如上焙烧而得的层叠芯片中，为于引出有内部电极的端面部形成外部电极，而涂布以Cu为主成份的导电性膏，以800℃的温度进行焙烧，从而形成Cu厚膜层，进而于Cu厚膜层上实施镀Ni及镀Sn。 [0143] 如此而得的层叠陶瓷电容器的尺寸(含外部电极的尺寸)，长度L为2.0mm，宽度W为1.2mm，厚度T为1.2mm。另，电介体陶瓷层每一层的厚度为2.0μm。另，内部电极重叠2 部的面积为2.0mm。另，外层部的厚度为120μm，侧间隙部的厚度为120μm。 [0144] (5)评估 [0145] 观察试料1的层叠陶瓷电容器的与层叠体的LT面平行的剖面后，结果观察到外层部中距离最外侧的内部电极约45μm的距离，在其内外粒径分布互不相同的交界面。同样，观察与层叠体的LW面平行的剖面后，结果观察到侧间隙部中距离内部电极的侧缘约45μm的距离也相同的交界面。 [0146] 图12显示将试料1的层叠陶瓷电容器的与层叠体的LT面平行的剖面进行摄像的SEM像。图12的上端为距离最外侧的内部电极60μm的距离，图12的下端为距离最外侧的内部电极25μm的距离。图12中可观察到在交界面内外的粒径分布互不相同的情况。 [0147] 另一方面，试料2中，只在外层部观察到交界面，试料3中，只在侧间隙部观察到交界面。另，试料4中，任一处都观察不到交界面。 [0148] 接着，破断各试料的层叠陶瓷电容器，于N2/H2气流中、1000℃的温度下实施5分钟热蚀刻后，将以30000倍摄影破断面的SEM照片进行图像解析，将相当于各颗粒的面积的近似圆直径作为粒径而算出，从而求得各外层部及侧间隙部中，自内部电极距离20～40μm的区域的颗粒的粒径，及自内部电极距离50～70μm的区域的颗粒的粒径。2 [0149] 上述图像解析为就每1视野的面积为12.5μm 的SEM照片、50视野左右而进行，求得粒径。并且，各视野中按粒径从小到大的顺序排列，将各颗粒面积累计达到视野全体的80％的顺序的粒径定义为该视野中的粒径分布的D80值。 [0150] 然后，就各外层部及侧间隙部，自内部电极距离20～40μm的区域相当于例如试料1中交界面内侧的区域，将在该区域中的D80值中的最大值，于表6中作为「20～40μm区域的最大值D80」显示。另，自内部电极距离50～70μm的区域相当于例如试料1中交界面外侧的区域，将在该区域中的D80值中的最小值，于表6中作为「50～70μm区域的最小值D80」显示。 [0151] [表6] [0152] [0153] 表6也显示上述交界面的有无。 [0154] 如表6所示，交界面不存在的外层部或侧间隙部中，当然「20～40μm区域的最大D80值」与「50～70μm区域的最小D80值」表示相同值。与此相对，交界面所存在的外层部或侧间隙部中，与「20～40μm区域的最大D80值」相比，「50～70μm区域的最小D80值」显示较大值，后者的「50～70μm区域的最小D80值」显示前者的「20～40μm区域的最大D80值」的5倍以上的值。 [0155] 另一方面，使用自动电桥式测定器，于120Hz、1.0V的条件下、25℃的温度中，测定各试料的层叠陶瓷电容器的不施加直流电压时的静电容(CDC0V)。 [0156] 接着，以相同要领将直流电压施加下的静电容作为施加1秒钟直流电压4V的时点的静电容(CDC4V)而求得。 [0157] 再者，于测定静电容的24小时前，于150℃的温度下以1小时加热所测定的层叠陶瓷电容器的试料，自加热后至测定为止，于25℃的温度下不施加电压地进行保管处理。 [0158] 如表7所示，由以上述方法测定的静电容(CDC0V及CDC4V)、电介体陶瓷层厚度、内部电极重叠面积、及层叠数，求得各试料的陶瓷电容器中不施加直流电压时的基准介电常数(εDC0V)与直流电压下的介电常数(εDC4V)，且由基准介电常数(εDC0V)及直流电压下的介电常数(εDC4V)，根据Δε＝{(εDC4V-εDC0V)/εDC0V}×100的式，算出相对基准介电常数(εDC0V)的直流电压下的介电常数(εDC4V)的变化率，即介电常数变化率(Δε)[％]。 [0159] [表7] [0160] [0161] 由表7可知，试料1中显示最高介电常数。并且，根据试料1，即使基准介电常数(εDC0V)较高，与其它试料2～4相比，直流电压下的介电常数(εDC4V)也不会过于降低，介电常数变化率(Δε)较小。 [0162] 合并研究如此的表7所示的结果与上述表6所示的结果，可知以下。 [0163] 根据试料1，如表7所示，介电常数变化率(Δε)较小。另一方面，如表6所示，试料1中，交界面存在于外层部及侧间隙部两方中，且与「20～40μm区域的最大D80值」相比，「50～70μm区域的最小D80值」显示较大值。由此可知，如试料1，大颗粒区域位于小颗粒区域的外侧，且大颗粒区域与小颗粒区域的交界面位于内部电极所存在的部分的外侧，即以沿着外层部及侧间隙部延伸的方式位于层叠体的外表面内侧时，即使陶瓷层被薄层化，也可良好地维持DC偏压特性。 [0164] 并且可知，有利实现如上述的试料1所具有的特征性粒径分布上，于焙烧步骤中，采用以设从室温至最高温度的平均升温速度为40℃/秒以上的温度分布进行热处理的步骤较为有效。 [0165] 与此相对，利用交界面只部分地覆盖内部电极所存在的部分时，即，如试料2交界面只存在于外层部时，或如试料3交界面只存在于侧间隙部时，进而如试料4交界面不存在于任一处时，可知介电常数变化率变大，DC偏压特性差。 [0166] 符号说明 [0167] 1 层叠陶瓷电容器 [0168] 2、12 层叠体 [0169] 3 陶瓷层 [0170] 4、5 内部电极 [0171] 8、9 外部电极 [0172] 13 大颗粒区域 [0173] 14 小颗粒区域 [0174] 15 交界面 [0175] 16 组件部分 |
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