基于无延迟比较器的RC振荡器

申请号 CN201580028353.5 申请日 2015-05-07 公开(公告)号 CN106464235A 公开(公告)日 2017-02-22
申请人 高通股份有限公司; 发明人 王乐; A·梅拉比;
摘要 对被配置为生成时钟脉冲的RC 振荡器 的比较器中的延迟的抵消包括:将多个 电流 源选择性地耦合到第一电容器、第二电容器和 电阻 器 ,其中多个电流源对第一电容器和第二电容器进行充电和放电并且对 电阻器 进行充电;在时钟脉冲的第一 相位 期间以比在时钟脉冲的第二相位期间更高的速率对第一电容器进行充电,并且在时钟脉冲的第三相位期间以比在时钟脉冲的第四相位期间更高的速率对第二电容器进行充电;以及通过使能比较器将第一电容器或第二电容器上的 电压 与电阻器上的电压进行比较来生成时钟脉冲。
权利要求

1.一种用于抵消RC振荡器的比较器中的延迟的方法,所述RC振荡器被配置为生成时钟脉冲,所述方法包括:
将多个电流源选择性地耦合到第一电容器、第二电容器和电阻器,
其中所述多个电流源对所述第一电容器和所述第二电容器进行充电和放电并且对所述电阻器进行充电;
在所述时钟脉冲的第一相位期间以比在所述时钟脉冲的第二相位期间更高的速率对所述第一电容器进行充电,并且在所述时钟脉冲的第三相位期间以比在所述时钟脉冲的第四相位期间更高的速率对所述第二电容器进行充电;以及
通过使能所述比较器将所述第一电容器或所述第二电容器上的电压与所述电阻器上的电压进行比较来生成所述时钟脉冲。
2.根据权利要求1所述的方法,还包括:
将所述第一电容器或所述第二电容器选择性地交替耦合到所述比较器的第一输入和第二输入;以及
将所述电阻器交替耦合到所述比较器的所述第二输入和所述第一输入。
3.根据权利要求1所述的方法,其中所述第一电容器在所述第一相位期间以高50%的速率来充电,并且所述第二电容器在所述第三相位期间以高50%的速率来充电。
4.根据权利要求1所述的方法,还包括:
使用可切换二进制电流DAC来向所述电阻器提供补偿电流的差量增大或差量减少。
5.根据权利要求4所述的方法,还包括以下步骤:
通过打开或关闭所述可切换二进制电流DAC的位来校准所述RC振动器的频率
6.根据权利要求5所述的方法,其中校准所述RC振荡器的频率包括:
将所述RC振荡器的所述频率与参考频率进行比较。
7.根据权利要求6所述的方法,还包括以下步骤:
生成指示所述可切换二进制电流DAC的哪一位开始所述校准的独热码。
8.一种生成时钟脉冲的RC振荡器,所述RC振荡器包括:
比较器延迟抵消电路,包括:
电阻器和包括第一电容器和第二电容器的成对电容器;
多个电流源,被配置为对所述成对电容器和所述电阻器进行充电和放电,其中所述第一电容器在所述时钟脉冲的第一相位和第二相位期间被充电并且在所述时钟脉冲的第三相位和第四相位期间被放电,并且所述第二电容器在所述时钟脉冲的所述第三相位和第四相位期间被充电且在所述时钟脉冲的所述第一相位和第二相位期间被放电,
其中所述第一电容器在所述第一相位期间以与在所述第二相位期间相同的速率被充电,并且所述第二电容器在所述第三相位期间以比在所述第四相位期间更高的速率被充电;
多个开关,被配置为将所述多个电流源选择性地耦合到所述成对电容器和所述电阻器;
比较器,具有第一输入和第二输入,所述比较器被配置为通过将所述第一电容器或第二电容器上的电压与所述电阻器上的电压进行比较来生成所述时钟脉冲。
9.根据权利要求8所述的RC振荡器,还包括:
斩波器,被配置为将所述第一电容器或第二电容器选择性地交替耦合到所述比较器的所述第一输入和所述第二输入,并且将所述电阻器交替耦合到所述比较器的所述第二输入和所述第一输入。
10.根据权利要求8所述的RC振荡器,其中除第一电流源之外,所述多个电流源中的每一个都供给等值的固定量电流,所述第一电流供给所述固定量电流的一半,其中所述多个开关被配置为耦合所述第一电流源和另一个电流源,以在所述第一相位期间以大致高50%的速率对第一电容器进行充电,并且在所述第三相位期间以大致高50%的速率对所述第二电容器进行充电。
11.根据权利要求8所述的RC振荡器,还包括:
时钟发生器,被配置为从所述比较器接收所述时钟脉冲并且生成多种时钟,其中所述多种时钟被反馈到所述比较器延迟抵消电路和所述斩波器以控制所述多个开关。
12.根据权利要求8所述的RC振荡器,还包括:
电阻器补偿电流源,被配置为向所述电阻器提供补偿电流的差量增大或差量减少。
13.根据权利要求12所述的RC振荡器,其中所述电阻器补偿电流源包括两组可切换二进制电流数模转换器(DAC)。
14.根据权利要求13所述的RC振荡器,还包括:
频率校准单元,被配置为通过打开或关闭所述可切换二进制电流DAC的位来校准RC振荡器频率。
15.根据权利要求14所述的RC振荡器,其中所述频率校准单元包括:
频率比较器,被配置为将所述RC振荡器频率与参考频率进行比较;以及控制器
16.根据权利要求15所述的RC振荡器,其中所述频率比较器包括:
2n分频单元,被配置为将所述时钟脉冲划分2n次,其中n为所述电流源中的位的数目;
2n+1计数器,被配置为对参考时钟进行计数以使所述RC振荡器频率与所述参考频率相关,并且生成码Q;以及
控制单元。
17.根据权利要求15所述的RC振荡器,其中所述控制器包括:
仲裁器,被配置为生成多个时序控制信号
独热发生器,被配置为生成指示所述可切换二进制电流DAC的当前位置的(2n+1)位的独热码;以及
电流控制单元,被配置为接通或断开所述可切换二进制电流DAC的电流源。
18.一种生成时钟脉冲的装置,所述装置包括:
具有第一输入和第二输入的用于比较两个电压的部件;
用于抵消所述用于比较两个电压的部件中的延迟的部件,包括:
用于对第一电容器和第二电容器进行充电和放电的部件,
其中所述用于充电和放电的部件在所述时钟的第一相位期间以比在所述时钟脉冲的第二相位期间更高的速率对所述第一电容器进行充电,并且在所述时钟脉冲的第三相位以比在所述时钟的第四相位期间更高的速率对所述第二电容器进行充电;
用于将所述用于充电和放电的部件选择性地耦合到该对电容器和电阻器的部件,其中所述用于比较两个电压的部件通过将所述第一电容器或第二电容器上的电压与所述电阻器上的电压进行比较来生成所述时钟脉冲。
19.根据权利要求18所述的装置,还包括:
用于将所述第一电容器或第二电容器选择性地交替耦合到所述第一输入和所述第二输入并且将所述电阻器交替耦合到所述第二输入和所述第一输入的部件。
20.根据权利要求18所述的装置,还包括:
用于向所述电阻器提供补偿电流的差量增大或差量减少的部件。

说明书全文

基于无延迟比较器的RC振荡器

技术领域

[0001] 本发明涉及振荡器,更具体地涉及一种基于无延迟比较器的RC振荡器。

背景技术

[0002] 阻容(resistive-capacitive,RC)振荡器是超大规模集成(VLSI)系统中的重要。RC振荡器在出于省电目的而导致晶体振荡器不可用或关断时提供参考时钟。然而,RC振荡器的频率准确度受到RC工艺变化、电阻温度系数以及比较器延迟变化的限制。
[0003] 比较器延迟的温度变化是频率变化的主要原因。传统上,比较器的偏置电流被提升以使得总延迟为时钟周期的一小部分。然而,比较器延迟在高偏置电流下饱和。为了抵制这个效应,设备尺寸被增大。然而,这导致甚至更多的电流需求。因此,RC振荡器的功率效率使得它不能在低功率应用中使用。其他解决方案包括选择针对睡眠模式时钟的低频率来绕开延迟问题或者应用闭环积分器来将比较器跳脱电压强制等于参考电压。

发明内容

[0004] 本发明提供了使用开关电容器技术提取并抵消引起RC振荡器的时钟脉冲的频率变化的比较器延迟。
[0005] 在一个实施例中,公开了一种用于抵消RC振荡器的比较器中的延迟的方法,该RC振荡器被配置为生成时钟脉冲。该方法包括:将多个电流源选择性地耦合到第一电容器、第二电容器和电阻器,其中多个电流源对第一电容器和第二电容器进行充电和放电并且对电阻器进行充电;在时钟脉冲的第一相位期间以比在时钟脉冲的第二相位期间更高的速率对第一电容器进行充电,并且在时钟脉冲的第三相位期间以比在时钟脉冲的第四相位期间更高的速率对第二电容器进行充电;以及通过使能比较器将第一电容器或第二电容器上的电压与电阻器上的电压进行比较来生成时钟脉冲。
[0006] 在另一个实施例中,公开了一种生成时钟脉冲的RC振荡器。RC振荡器包括:比较器延迟抵消电路,该比较器延迟抵消电路包括:电阻器和包括第一电容器和第二电容器的成对电容器;多个电流源,该多个电流源被配置为对该成对电容器和电阻器进行充电和放电,其中第一电容器在时钟脉冲的第一相位和第二相位期间被充电并且在时钟脉冲的第三相位和第四相位期间被放电,并且第二电容器在时钟脉冲的第三相位和第四相位期间被充电且在时钟脉冲的第一相位和第二相位期间被放电,其中第一电容器在第一相位期间以与在第二相位期间相同的速率被充电,并且第二电容器在第三相位期间以比在第四相位期间更高的速率被充电;多个开关,该多个开关被配置为将多个电流源选择性地耦合到该成对电容器和电阻器;以及比较器,该比较器具有第一输入和第二输入,该比较器被配置为通过将第一电容器或第二电容器上的电压与电阻器上的电压进行比较来生成时钟脉冲。
[0007] 在又一个实施例中,公开了一种生成时钟脉冲的装置。装置包括:具有第一输入和第二输入的用于比较两个电压的部件;用于抵消用于比较两个电压的部件中的延迟的部件,其包括:用于对第一电容器和第二电容器进行充电和放电的部件,其中用于充电和放电的部件在时钟的第一相位期间以比在时钟脉冲的第二相位期间更高的速率对第一电容器进行充电,并且在时钟脉冲的第三相位以比在时钟的第四相位期间更高的速率对第二电容器进行充电;用于将用于充电和放电的部件选择性地耦合到该成对电容器和电阻器的部件,其中用于比较两个电压的部件通过将第一电容器或第二电容器上的电压与电阻器上的电压进行比较来生成时钟脉冲。
[0008] 通过以示例的方式图示本发明的各方面的说明书,将清楚本发明的其他特征和优点。附图说明
[0009] 可以通过研读所附的进一步附图而部分获得本发明的关于其结构和操作两者的细节,在附图中,同样的附图标记指代同样的部件,并且其中:
[0010] 图1是根据本发明的一个实施例实现的包括延迟抵消电路、斩波器、比较器和时钟发生器的RC振荡器电路的功能框图
[0011] 图2是根据本发明的一个实施例的延迟抵消电路的详细示意图;
[0012] 图3是示出RC振荡器的时序和电压波形的图;
[0013] 图4是根据本发明的一个实施例的斩波器(chopper)的详细示意图;
[0014] 图5是根据本发明的一个实施例的时钟发生器的功能框图;
[0015] 图6示出由时钟发生器生成的时钟相位的时序图;
[0016] 图7是根据本发明的一个实施例的包括电阻器补偿电流源(CSΔ)的延迟抵消电路的详细示意图;
[0017] 图8是根据本发明的另一个实施例的用两组10位可切换二进制电流数模转换器(DAC)实现的补偿电流源(CSΔ)的示意图;
[0018] 图9是图示根据本发明的一个实施例的用于校准RC振荡器频率的方法的流程图
[0019] 图10是根据本发明的一个实施例的被配置为使用图8所示的补偿电流源来校准RC振荡器频率的校准电路;
[0020] 图11是校准方法的时序图;
[0021] 图12示出校准时序信号
[0022] 图13是根据本发明的另一个实施例的延迟抵消电路的详细示意图;以及[0023] 图14是示出具有延迟抵消电路(如图13所示)的RC振荡器(如图1所示)的时序和电压波形的图。

具体实施方式

[0024] 如上所述,RC振荡器是VLSI系统中的重要块。该RC振荡器在出于省电目的而导致晶体振荡器不可用或关断时提供参考时钟。然而,RC振荡器的频率准确度受到RC工艺变化、电阻器温度系数以及比较器延迟变化的限制。在传统RC振荡器设计中,通过将两个比较器电压与电阻器电压进行比较来抵消比较器的偏移电压(offset voltage)。当第一电容器上的电压随着第一电容器由第一充电电流充电而斜升时,第二电容器被短接到地。比较器将第一电容器电压与电阻器电压进行比较。在比较器的过渡时,第一电容器被短接到地,而第二电容器上的电压随着第二电容器由第二充电电流充电而斜升。比较器现在在电容器电压和电阻器电压到比较器输入的连接被调换的情况下将第二电容器电压与电阻器电压进行比较。比较器的电压偏移在时钟周期的两个相位(即,T1和T2)期间在值上相等但符号相反,由此,它们抵消了。公式(1)示出时钟周期的第一相位的持续时间,其为RC减去(C与偏移电压VOS的乘积除以电流I)加上时间延迟(Td)。公式(2)示出时钟周期的第二相位的持续时间,其为RC加上(C与偏移电压VOS的乘积除以电流I)加上Td。公式(3)示出RC振荡器的时钟周期(T)的导出,其为第一相位和第二相位的持续时间之和。由此,时钟周期被显示为等于RC时间常数的两倍加上比较器的上升和下降时间延迟(2*Td)。因此,公式(3)示出比较器偏移电压(VOS)的抵消,但比较器的时间延迟却保留。
[0025] T1=RC-CVOS/I+Td       (1)
[0026] T2=RC+CVOS/I+Td       (2)
[0027] T=T1+T2=2*RC+2*Td     (3)
[0028] 这里所描述的特定实施例提供了使用开关电容器技术提取并且抵消引起RC振荡器的时钟脉冲的频率变化的比较器延迟。在阅读该说明书之后,将清楚如何在各种实施方式和应用中实现本发明。虽然这里将描述本发明的各种实施方式,但要理解,这些实施方式仅以示例而非限制的方式被给出。因此,对各种实施方式的这些详细描述不应被解释为限制本发明的范围或幅度。
[0029] 图1是根据本发明的一个实施例实现的包括延迟抵消电路110、斩波器120、比较器130和时钟发生器140的RC振荡器电路100的功能框图。延迟抵消电路110和斩波器120的组合使用开关电容器技术(参见图2)来提取并且抵消时钟脉冲中的比较器延迟。时钟脉冲的持续时间等于比较器和反馈回路的时钟打开和关闭时间之和。在时钟脉冲的时钟相位Φ1和Φ3期间,有源电容器以相同量的放电电流被斜降,并且无源电容器开始以比标称速率高
50%的速率斜升,而无源电容器变得有源并且然后在Φ2和Φ4期间以标称速率斜升。因此,时钟脉冲更早遇到比较器的跳变点(即,VCL=VR或VCR=VR),使得在转变时刻,该总延迟等于具有标称斜升速率的无延迟比较器的总延迟。
[0030] 图2是根据本发明的一个实施例的延迟抵消电路110的详细示意图。在图2所图示的实施例中,延迟抵消电路110包括电容器CL和CR、电阻器R、电流源CS1至CS5以及开关S1至S8。电流源CS1、CS3、CS4以及CS5在连接时供给电流I,而电流源CS2在连接时供给电流0.5*I。进一步地,电流源CS1、CS2、CS3以及CS5耦合到用于对电容器进行充电的供电电压,而CS4耦合到用于对电容器进行放电的接地电压。延迟抵消电路110还包括三个输出节点VCL(左电容器电压)、VCR(右电容器电压)以及VR(电阻器电压)。
[0031] 在第一时钟相位(Φ1)期间,开关S1、S2以及S6被闭合,使得电容器CL利用来自电流源CS1和CS2的电流进行充电,而电容器CR由电流吸收器(current sink)CS4进行放电。此外,因为电流源CS1向电容器CL供给电流I(标称速率)而电流源CS2向电容器CL供给另外的电流0.5*I(多50%),所以电容器CL以比标称速率高50%的速率进行充电。在第二时钟相位(Φ2)期间,开关S1和S8被闭合,使得电容器CL利用来自电流源CS1的电流进行充电,而电容器CR被短接到地。在第三时钟相位(Φ3)期间,开关S3、S4以及S5被闭合,使得电容器CR利用来自电流源CS2和CS3的电流进行充电,而电容器CL由电流吸收器CS4进行放电。此外,因为电流源CS3向电容器CR供给电流I(标称速率)而电流源CS2向电容器CR供给另外的电流0.5*I(多50%),所以电容器CR以比标称速率高50%的速率进行充电。在第四时钟相位(Φ4)期间,开关S4和S7被闭合,使得电容器CR利用来自电流源CS3的电流充电,而电容器CL被短接到地。电流源CS5向电阻器R供给电流I,使得电阻器电压VR将具有定值IR。时钟脉冲重复以上描述的四个相位。
[0032] 图3是示出具有延迟抵消电路110(如图2所示)的RC振荡器100(如图1所示)的时序和电压波形的图。如以上关于图2所描述的,在第一时钟相位(Φ1)期间,电容器CL由电流源CS1和CS2以比标称速率高50%的速率来充电,而电容器CR由电流吸收器CS4放电。对应地,在图3所示的第一时钟相位(Φ1)期间,VCL以比标称速率(虚线斜线SL2)高50%的斜线(实线SL1)斜升。此外,VCR以标称速率(实线斜线SL3)斜降(电容器CR放电)。在图2所示的第二时钟相位(Φ2)期间,电容器CL由电流源CS1以标称速率充电,而电容器CR被短接到地。对应地,在图3所示的第二时钟相位(Φ2)期间,VCL以标称速率斜升(实线斜线SL4=SL2)。而且,VCR被束缚于接地电压。进一步地,在第二时钟相位(Φ2)期间,当电容器电压(即,VCL)达到比较器的跳变点时(当VCL=VR时),比较器的输出在某一延迟(Tf)之后转变。在图2所示的第三时钟相位(Φ3)期间,电容器CR由电流源CS2和CS3以比标称速率高50%的速率来充电,而电容器CL由电流吸收器CS4放电。对应地,在图3所示的第三时钟相位(Φ3)期间,VCR以比标称速率(虚线斜线SL6)高50%的斜线(实线SL5)斜升。此外,VCL以标称速率(实线斜线SL7)斜降(电容器CL放电)。由此,在比较器的输出转变之后,电容器电压(VCL)保持连接到比较器,但却以相同量的放电电流被斜降(实线斜线SL7)。在某一延迟(Tr)之后,使得比较器进行相反转变。两个转变之间的持续时间等于比较器的下降时间延迟(Tf)加上升时间延迟(Tr)。在图2所示的第四时钟相位(Φ4)期间,电容器CR由电流源CS3充电,而电容器CL被短接到地。对应地,在图3所示的第四时钟相位(Φ4)期间,VCR以标称速率斜升(实线斜线SL8=SL6)。此外,VCL被束缚于接地电压。由此,在图3中通过将真实比较器(实线)与理想无延迟比较器(虚线)进行比较来示出从时钟周期中对比较器延迟进行抵消,其中具有延迟的真实比较器同时转变。公式(4)、(5)和(6)示出时钟周期(T)的导出。
[0033] [I*T1+I/2*(Tr+Tf)]/C=I*R-VOS+I*Tf/C     (4)
[0034] [I*T2+I/2*(Tf+Tr)]/C=I*R+VOS+I*Tr/C     (5)
[0035] T=T1+T2=2*RC                       (6)
[0036] 公式(4)示出在包括时钟脉冲的第一相位(Φ1)和第二相位(Φ2)的第一时间段(T1)期间的比较器电压。公式(5)示出在包括时钟脉冲的第三相位(Φ3)和第四相位(Φ4)的第二时间段(T2)期间的比较器电压。这两个时间段期间比较器电压之差为相反极性的偏移电压和时间延迟,它们相互抵消以产生最终的公式(6)。因此,公式(6)示出了时钟周期仅仅取决于时间常数(RC)。
[0037] 图4是根据本发明的一个实施例的斩波器120的详细示意图。在图4所示的实施例中,开关S1和S2在VCL和VCR之间选择,而开关S3至S6在电容器电压(VCL或VCR)与电阻器电压(VR)之间选择。因此,开关将电容器电压和电阻器电压耦合到两个比较器输入节点(Vp和Vm)。通过闭合开关S3和S6而保持开关S4和S5打开,电容器电压(VCL或VCR)耦合到正比较器输入节点(Vp),而电阻器电压(VR)耦合到负比较器输入节点(Vm)。相反,通过闭合开关S4和S5而保持开关S3和S6打开,电阻器电压(VR)耦合到正比较器输入节点(Vp),而电容器电压(VCL或VCR)耦合到负比较器输入节点(Vm)。
[0038] 图5是根据本发明的一个实施例的时钟发生器140的功能框图。如图所示,时钟发生器140采用并行运行的移位寄存器510、520,以构造不同的时钟相位。移位寄存器510、520的状态(例如,独热状态(one-hot state))通过组合逻辑530中的异或(XOR)和异或非(XNOR)门进行组合。比较器输出(Vcmp)充当移位寄存器510、520的时钟输入,并且包括四个相位(Φ1、Φ2、Φ3和Φ4)。左移位寄存器510生成主控制时钟(Φ12、Φ23、Φ34和Φ14)。右移位寄存器520以短脉冲进行采样,以生成非重叠时钟相位(Φ23d和Φ14d)。右移位寄存器520还生成临时增大比较器偏置电流的时钟相位ΦS。
[0039] 图6示出由时钟发生器140生成的时钟相位的时序图。如上所述,比较器输出(Vcmp)在一个时钟周期中包括四个基本相位(Φ1、Φ2、Φ3和Φ4)。由此,四个相位(Φ1、Φ2、Φ3和Φ4)和从这些基本相位导出的控制时钟(Φ12、Φ23、Φ34和Φ14)被用于控制抵消电路110中的电流源的充电和放电,并且被用于控制斩波器120中的开关。在时钟相位Φ2和Φ4中的每个相位期间,存在由于调换斩波器120中的比较器输入而引起的短脉冲。该短脉冲被用于生成非重叠相位Φ23d和Φ14d。非重叠相位在斩波器120中被用于在比较器输入的调换期间消除电荷共享。时钟发生器140还使用该短脉冲来生成时钟相位ΦS,以临时增大引起脉冲宽度减小的比较器偏置电流。
[0040] 在抑制温度和电压依赖之后,RC振荡器频率仍然取决于工艺参数。例如,RC振荡器的频率可以跨拐点变化多达±20%,这归因于不同拐点处的电阻和电容变化。为了去除或校准去除振荡器设计中的工艺变化,可以通过添加补偿电流源来向电阻器添加补偿电流(ΔI)。图7是根据本发明的一个实施例的包括电阻器补偿电流源(CSΔ)的延迟抵消电路700的详细示意图。如以下公式(7)中所示,补偿电流的差量增大或差量减少(delta increase or decrease)校正RC时间常数的变化。
[0041] T=T1+T2=2(1+Δ)*RC                       (7)
[0042] 图8是根据本发明的另一个实施例的用两组10位可切换二进制电流数模转换器(DAC)810、820实现的补偿电流源(CSΔ)800的示意图。在一个实施例中,从折叠电流镜生成两个二进制电流。顶部的5个MSB DAC(32、64、128、256、512)将第一按比例缩小的栅极偏置电压用于更高的电流密度,并且较低的5个LSB DAC(1、2、4、8、16)将第二按比例缩小的栅极偏置电压用于更低的电流密度。因此,DAC具有相同或大致类似的晶体管尺寸。
[0043] 在图8所示的实施例中,双二进制电流DAC被配置为补偿电流镜本身的变化。因为任何MSB DAC失配可以由较低的LSB DAC的冗余来补偿,所以两个粗略电流DAC(IDAC)可以用于实现高分辨度。因此,对于双二进制IDAC而言不需要失配补偿或单调性。
[0044] 图13是根据本发明的另一个实施例的延迟抵消电路1300的详细示意图。在图13所示的实施例中,延迟抵消电路1300包括电容器CL和CR、电阻器R、电流源CS1至CS5、电流源CSΔ、以及开关S1至S6。电流源CS1至CS5在连接时供给电流I,而电流源CSΔ在连接时供给电流ΔI。进一步地,电流源CS1、CS2、CS3、CS5以及CSΔ耦合到用于对电容器进行充电的供电电压,而CS4耦合到用于对电容器进行放电的接地电压。延迟抵消电路1300还包括三个输出节点VCL(左电容器电压)、VCR(右电容器电压)以及VR(电阻器电压)。
[0045] 在第一和第二时钟相位(Φ1和Φ2)期间,开关S1和S6被闭合,使得电容器CL利用来自电流源CS1的电流进行充电,而电容器CR被短接到地。因此,在这些时钟相位期间,因为电流源CS1向电容器CL供给电流I(标称速率),所以电容器CL以标称速率进行充电。在第三时钟相位(Φ3)期间,开关S2、S3和S4被闭合,使得电容器CR利用来自电流源CS2和CS3的电流进行充电,而电容器CL由电流吸收器CS4放电。此外,因为电流源CS3向电容器CR供给电流I(标称速率)而电流源CS2向电容器CR供给另外的电流I(多100%),所以电容器CR以比标称速率高100%的速率进行充电(即,CR在Φ3期间具有CL的两倍的斜升速率)。在第四时钟相位(Φ4)期间,开关S3和S5被闭合,使得电容器CR仅以标称速率利用来自电流源CS3的电流进行充电,而电容器CL被短接到地。电流源CS5和CSΔ向电阻器R供给电流I+ΔI(类似于如图7所示的包括电阻器补偿电流源(CSΔ)的延迟抵消电路配置700),使得电阻器电压VR将具有定值IR。因此,VCR在Φ3期间具有比VCL快两倍的斜升速率,但VCR在每一个时钟周期的开始时被重置(即,没有斜降,但用S6短接到地)。相反,VCL以标称速率斜升,但它被(用CS4)斜降以用于延迟提取。
[0046] 图14是示出具有延迟抵消电路1300(如图13所示)的RC振荡器100(如图1所示)的时序和电压波形的图。如以上关于图13描述的,在第一和第二时钟相位(Φ1和Φ2)期间,电容器CL由电流源CS1以标称速率进行充电,而电容器CR由开关S6重置。对应地,在图14所示的第一和第二时钟相位(Φ1和Φ2)期间,VCL以标称速率的斜线SL1斜升。此外,VCR由开关S6重置到地面。在图13所示的第三时钟相位(Φ3)期间,电容器CR由电流源CS2和CS3以比标称速率高100%的速率进行充电,而电容器CL由电流吸收器CS4放电。对应地,在图14所示的第三时钟相位(Φ3)期间,VCR以比标称速率高100%的斜线SL2斜升。此外,VCL以标称速率(斜线SL3)斜降(电容器CL放电)。由此,在比较器的输出转变之后,电容器电压(VCL)保持连接到比较器,但电容器电压(VCL)以相同量的放电电流以斜线SL3斜降。在某一延迟(Tr)之后,使得比较器进行相反转变。两个转变之间的持续时间等于比较器的下降时间延迟(Tf)加上升时间延迟(Tr)。在图13中所示的第四时钟相位(Φ4)期间,电容器CR由电流源CS3进行充电,而电容器CL由开关S5短接到地。对应地,在图14所示的第四时钟相位(Φ4)期间,VCR以标称速率(斜线SL4)斜升。此外,VCL被重置为接地电压。由此,在图14中示出从时钟周期中对比较器延迟的抵消,公式(8)、(9)和(10)示出时钟周期(T)的导出。
[0047] I*T1C=I*R-VOS+I*Tf/C                 (8)
[0048] [I*T2+I*(Tf+Tr)]/C=I*R+VOS+I*Tr/C       (9)
[0049] T=T1+T2=2*RC                       (10)
[0050] 公式(8)示出在包括时钟脉冲的第一相位(Φ1)和第二相位(Φ2)的第一时间段(T1)期间的比较器电压。公式(9)示出在包括时钟脉冲的第三相位(Φ3)和第四相位(Φ4)的第二时间段(T2)期间的比较器电压。这两个时间段期间比较器电压之差为相反极性的偏移电压和时间延迟,它们相互抵消以产生最终的公式(10)。因此,公式(10)示出了时钟周期仅仅取决于时间常数(RC)。
[0051] 图9是图示了根据本发明的一个实施例的用于校准RC振荡器频率的方法900的流程图。在校准开始时,在步骤910处,将RC振荡器频率与参考频率进行比较,以确定RC振荡器频率是高于还是低于参考频率。频率比较还生成(n+1)位的码Q。对于图8所示的10位双二进制电流DAC,频率比较生成11位的码Q。根据频率比较,
[0052] Q/(2RC)=fRCO*2n,        (11)
[0053] 其中RC为时间常数,fRCO为RC振荡器频率,并且n为补偿电流源中的位数。
[0054] 在n=10且fRCO=9.6MHz的一个示例中,Q等于9.6M*1024*2RC。为了使RC振荡器频率等于9.6MHz,差量电流可以被导出为1+Δ=1024/Q。因为LSB电流已经按比例1024缩小,所以以下公式(12)和(13)中给出经归一化的二进制补偿电流(Y)。
[0055] Y=(1024-Q)/Q*1024(对于Q<1024)    (12)
[0056] Y=(Q-1024)/Q*1024(对于Q>1024)    (13)
[0057] 虽然码Y不直接用于控制补偿电流镜,但码Y提供指示在哪里开始校准的索引。例如,如果Y=14,则校准应从第四LSB开始。在另一个示例中,如果Y是122,则校准应从第四MSB开始,并且如果Y是277,则校准应从第二MSB开始。因此,一旦生成码Y,则将码Y转换成独热码(one-hot code)。热位置指示码Y的最高位,其是一。因此,独热码向控制器指示在哪里开始校准。
[0058] 一旦在步骤910将RC振荡器频率与参考频率进行比较并且确定振荡器频率大于参考频率,则在步骤920将ΔI设置为正的(POS),并且在步骤922将Y计算为(2n-Q)/Q*2n,其中n为补偿电流源的分辨度。在图8的示例中,n等于10。否则的话,如果振荡器频率小于参考频n n率,则在步骤926将ΔI设置为负的(NEG),并且在步骤928将Y计算为(Q-2)/Q*2。进一步地,如果振荡器频率等于参考频率,那么在步骤924频率校准结束。然后在步骤930将电流源索引(i)设置为Y的MSB。
[0059] 在校准期间,在步骤932,对于位i接通二进制电流源,并且在步骤940将新的振荡器频率与参考频率进行比较。由此,从MSB至LSB一次一个接通二进制电流。如果频率比较保持相同极性,那么保持二进制电流源接通,并且校准处理跳到下一电流源。也就是说,如果在步骤942处新的振荡器频率大于参考频率并且ΔI等于正的(POS)(即,之前的振荡器频率也大于参考频率)以产生是(YES)回答,那么在步骤950保持位i处的二进制电流源接通。然而,如果在步骤942处新的振荡器频率大于参考频率并且ΔI等于负的(NEG)(即,之前的振荡器频率小于参考频率)以产生否(NO)回答,那么在步骤952断开位i处的二进制电流源。否则的话,如果在步骤944处新的振荡器频率小于参考频率并且ΔI等于负的(NEG)(即,之前的振荡器频率也小于参考频率)以产生是(YES)回答,那么在步骤954保持位i处的二进制电流源接通。然而,如果在步骤944处新振荡器频率小于参考频率且ΔI等于正的(POS)(即,之前的振荡器频率大于参考频率)以产生否(NO)回答,那么在步骤952断开位i处的二进制电流源。
[0060] 在步骤950、952或954之后,在步骤960,用于二进制电流源的索引移至下一位。如果在步骤962确定用于二进制电流源的经递增的索引等于2*n,那么在步骤970校准结束。否则,如果用于二进制电流源的经递增的索引尚未达到2*n,那么在步骤932处,通过将位i处的二进制电流源接通来恢复校准。因此,在校准期间,所选择的一组二进制电流源用于提供正确量的补偿电流来调节RC振荡器频率。在每次校准之后,向电流镜提供2*n位的校准码。
[0061] 图10是根据本发明的一个实施例的被配置为使用图8所示的补偿电流源来校准RC振荡器频率的校准电路1000。在图10所示的实施例中,校准电路1000包括频率比较器1010和控制器1030。频率比较器1010包括2n分频单元1020、2n+1计数器1022以及控制单元1024。控制器1030包括寄存器1040、映射单元1042、数字比较器1044、仲裁器1046、电流控制单元
1048以及独热发生器1050。
[0062] 在图10所示的实施例中,当开始(Start)信号处于高时,控制单元1024保持频率比较器1010处于使输入RC振荡器频率稳定的保持状态。2n分频单元1020然后将RC振荡器时钟(RC_CLK)划分2n次(其中,n为补偿电流源的分辨度)。这产生等于RC振荡器时钟周期2n倍的时间窗。在该时间窗期间,2n+1计数器1022对参考时钟(M_CLK)进行计数以使RC振荡器频率与参考频率相关,并且2n+1计数器1022生成码Q。在频率比较期间,控制单元1024保持忙碌(Busy)信号处于高,而一旦进行比较,则将该信号被驱动为低。忙碌信号被传输至控制器1030的仲裁器单元1046。控制器1030的仲裁器单元1046然后读取码Q,以确定下一步骤。
[0063] 在控制器1030中,仲裁器单元1046生成多个时序控制信号,这些时序控制信号被发送到其他子块中的D触发器(D-flip-flop,DFF)。独热发生器1050生成(2n+1)位的独热码,该独热码指示处于比较之下的双二进制电流源的当前位置或索引。电流控制单元1048包括接通或断开电流源的2n个DFF对。在图10所示的控制器1030的实施例中,当校准输入高时,控制器1030的仲裁器单元1046生成开始频率比较的开始信号。由开始信号触发的第一频率比较将标称RC振荡器频率与参考频率进行比较。另外,比较结果确定增大或减小电阻器电流的校准极性。在频率比较之后,忙碌信号被驱动为低。在一个实施例中,仲裁器单元1046使用忙碌信号的高至低转变来执行两个频率比较之间的若干操作,并且因为一个操作使用其他操作的结果,所以这些操作需要是顺序的。因此,仲裁器单元1046将忙碌信号延迟两个M_CLK周期,以生成Busy_d信号,并且将忙碌信号延迟四个M_CLK周期,以生成Busy_d2信号。码Q在忙碌信号的下降缘处生成。映射块1042使用忙碌信号来确定用于独热发生器
1050的起始索引,该起始索引在Busy_d信号的下降缘处偏移该独热位。独热发生器1050的输出然后被发送给电流控制单元1048,该电流控制单元1048向将Busy_d2信号的下降缘用作时钟。在校准开始时,独热状态为全零。在第一次频率比较之后,独热状态在Busy_d2信号的下降缘处转变为更高的状态。被发送给寄存器1040的独热状态指示这一转变。one-hot_status信号的低至高转变对寄存器块进行计时,该寄存器保存如上所述的标称RC振荡器频率比较结果和校准极性。数字比较器1044将每个频率比较结果与值2n进行比较。当RC振荡器频率达到目标频率时,校准周期结束。否则,校准周期从起始索引转变到最后一个LSB。开始和忙碌信号充当频率比较器1010与控制器1030之间的握手信号。图11是校准方法的时序图,而图12示出校准时序信号。
[0064] 虽然上文描述了本发明的若干实施例,但本发明可以有许多变体。例如,虽然上述图示的实施例将两个充电电容器用于RC振荡器,但可以使用多于两个的电容器。进一步地,各个实施例的特征可以以不同于上述组合的方式进行组合。此外,为了描述清楚简洁起见,已经简化系统和方法的许多描述。许多描述使用特定标准的术语和结构。然而,所公开的系统和方法可更广泛地应用。
[0065] 技术人员将理解,结合这里所公开的实施例描述的各个图示块和模块可以以各种形式来实现。上文已经大体上就一些块和模块的功能对它们进行描述。如何实现这种功能取决于整个系统所受的设计约束。技术人员可以对于各特定应用以不同方式来实现所描述的功能,但这种实现决策不应被解释为引起与本发明范围的偏离。另外,模块、块或步骤内功能的分组是为了便于描述。特定功能或步骤可以在不偏离本发明的情况下移出一个模块或块。
[0066] 结合这里所公开实施例描述的各个图示逻辑块、单元、步骤、组件以及模块可以用处理器来实现或执行,诸如被设计为执行这里所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件或前述的任何组合。通用处理器可以为微处理器,但在可选方案中,处理器可以为任何处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合,例如,DSP和微处理器的组合、多个微处理器、一个或更多个微处理器连同DSP核、或任何其他这种配置。进一步地,实现这里所描述的实施例以及功能块和模块的电路可以使用各种晶体管类型、逻辑系列以及设计方法来实现。
[0067] 提供所公开的实施例的前述描述是为了使得本领域任何技术人员能够进行或使用本发明。对这些实施例的各种修改将对本领域技术人员显然是清楚的,并且这里所描述的一般原理可以在不偏离本发明精神或范围的情况下应用于其他实施例。由此,要理解,这里所提出的描述和附图表示本发明现在的优选实施例,并且因此表示由本发明广泛预期的主题。还理解,本发明的范围完全包含本领域技术人员能够清楚的其他实施例,并且还理解,本发明的范围因此不受除了所附权利要求之外的任何内容的限制。
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