Method and apparatus to mitigate broadband radio frequency interference

この開示は、計算システムに関し、特に（排他的にではないが）広帯域無線周波数干渉の軽減に関する。

ユーザの日常生活において電子装置がより複雑にかつありふれたものとなるにつれて、ますます多様な要求がそれらに課されるようになる。 これらの要求の多くを満たすために、多くの電子装置はＣＰＵ、通信デバイス、グラフィックアクセラレータなどの多くの様々なデバイスを含む。 多くの事情の下で、これらのデバイス間で大量の通信が行われることがある。 さらに、多くのユーザは装置の性能に関して高度の期待を持つ。 ユーザは、自分の装置により実行される動作を待つことに寛容でなくなりつつある。 さらに、多くの装置は、大量のデバイス間通信を伴うことのあるますます複雑で厄介なタスクを実行している。 従って、無線周波数干渉を引き起こし、それゆえに何らかのデバイスの性能に影響を及ぼす何らかの通信がこれらのデバイス間で行われることがある。

マルチコアプロセッサを含む計算システムのブロック図の実施態様を示す。

少なくとも１つの実施態様に従う回路図の実施態様を示す。

少なくとも１つの実施態様に従うブロック図の実施態様を示す。

少なくとも１つの実施態様に従うグラフの実施態様を示す。

少なくとも１つの実施態様に従うグラフの実施態様を示す。

少なくとも１つの実施態様に従うグラフの実施態様を示す。

少なくとも１つの実施態様に従うアイグラフの実施態様を示す。

少なくとも１つの実施態様に従うアイグラフの実施態様を示す。

少なくとも１つの実施態様に従うアイグラフの実施態様を示す。

少なくとも１つの実施態様に従うＡＲＭエコシステム・システムオンチップ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ（ＳＯＣ））と関連するブロック図の実施態様を示す。

少なくとも１つの実施態様に従う動作を実行するために使用され得るロジックの例を示すブロック図の実施態様を示す。

添付図面の図において限定ではなくて例として実施態様が示され、該図面においては同様の参照記号は類似のエレメントを示す。

以下の記述においては、本発明の完全な理解を提供するために、特定のタイプのプロセッサおよびシステム構成、特定のハードウェア構造、特定のアーキテクチャおよびマイクロアーキテクチャの詳細、特定のレジスタ構成、特定の命令タイプ、特定のシステムコンポーネント、特定の測定値／高さ、特定のプロセッサパイプラインステージおよび操作などの例など、多数の具体的詳細が記載されている。 しかし、当業者にとっては、本発明を実施するために必ずしもこれらの具体的詳細を使わなくてもよいことは明らかであろう。 他の場合には、本発明を不必要に分かりにくくすることを避けるために、特定のおよび代わりのプロセッサアーキテクチャ、記載されたアルゴリズムのための特定のロジック回路／コード、特定のファームウェアコード、特定の相互接続動作、特定のロジック構成、特定の製造技術及び材料、特定のコンパイラインプリメンテーション、コードでのアルゴリズムの特定の表現、特定のパワーダウンおよびゲーティング技術／ロジックおよび他のコンピュータシステムの特定の動作詳細などの、公知のコンポーネントまたは方法は、詳しくは記述されていない。

次の実施態様は、計算プラットフォームまたはマイクロプロセッサなど、特定の集積回路における無線周波数干渉（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｉｎｔｅｒｆｅｒｅｎｃｅ（ＲＦＩ））軽減に関して記述され得るけれども、他のタイプの集積回路およびロジックデバイスに他の実施態様が応用可能である。 エネルギー効率の改善およびエネルギー節約から利益を得ることのできる他のタイプの回路または半導体デバイスに、類似の技術および本書に記載されている実施態様についての教示が応用され得る。 例えば、開示された実施態様は、デスクトップコンピュータシステムやＵｌｔｒａｂｏｏｋｓ（商標）に限定されない。 さらに、ハンドヘルドデバイス、タブレット、他の薄型ノートブック、システムオンアチップ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ（ＳＯＣ））デバイスなどの他のデバイス、および埋め込みアプリケーションにおいても用いられ得る。 ハンドヘルドデバイスの幾つかの例は、セルラ電話機、インターネットプロトコルデバイス、デジタルカメラ、パーソナルデジタルアシスタント（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ（ＰＤＡ））、およびハンドヘルドＰＣを含む。 埋め込みアプリケーションは、通例、マイクロコントローラ、デジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ（ＤＳＰ））、システムオンアチップ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）、ネットワークコンピュータ（ＮｅｔＰＣ）、セットトップボックス、ネットワークハブ、ワイドエリアネットワーク（ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ（ＷＡＮ））スイッチ、あるいは、以下で教示される機能及び動作を実行できる他の任意のシステムを含む。 以下の記述で容易に明らかになるであろうように、本書に記載される方法、装置、およびシステムの実施態様（ハードウェア、ファームウェア、ソフトウェア、あるいはそれらの組み合わせと関連する）は、性能上の考慮事項と対照されて将来にとって極めて重要である。

図１は、少なくとも１つの実施例に従うＲＦＩ軽減と関連するコンポーネントを示すブロック図である。 図１の例は、ＲＦＩ軽減と関連するコンポーネントの例にすぎず、請求項の範囲を限定しない。 例えば、コンポーネントに属するとされる動作は様々であり得、コンポーネントの数は様々であり得、コンポーネントの構成は様々であり得る、等々である。 例えば、或る実施例では、図１の例の１つのコンポーネントに属するとされる動作は１つ以上の他のコンポーネントに割り当てられ得る。

プロセッサ１００は、マイクロプロセッサ、埋め込みプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、ハンドヘルドプロセッサ、アプリケーションプロセッサ、コプロセッサ、システムオンアチップ（ＳＯＣ）、あるいはコードを実行する他のデバイスなど、任意のプロセッサまたは処理デバイスを含む。 プロセッサ１００は、一実施態様では、少なくとも２つのコア、すなわちコア１０１および１０２、を含み、これらは非対称コアまたは対称コア（図示されている実施態様）を含むことができる。 しかし、プロセッサ１００は、対称または非対称であり得る任意の数の処理エレメントを含み得る。

一実施態様では、処理エレメントは、ソフトウェアスレッドをサポートするハードウェアまたはロジックを指す。 ハードウェア処理エレメントの例は、スレッドユニット、スレッドスロット、スレッド、プロセスユニット、コンテキスト、コンテキストユニット、論理プロセッサ、ハードウェアスレッド、コア、および／または実行状態またはアーキテクチャ状態など、プロセッサのための状態を保持することのできる他の任意のエレメントを含む。 換言すれば、処理エレメントは、一実施態様では、ソフトウェアスレッド、オペレーティングシステム、アプリケーション、または他のコードなどのコードと独立に関連付けられることのできる任意のハードウェアを指す。 物理的プロセッサ（またはプロセッサソケット）は、通例、集積回路を指し、それは潜在的にコアまたはハードウェアスレッドなどの任意の数の他の処理エレメントを含む。

コアは、しばしば、独立のアーキテクチャ状態を維持することのできる集積回路に設けられたロジックを指し、各々の独立に維持されるアーキテクチャ状態は、少なくとも幾つかの専用実行リソースと関連付けられる。 コアとは対照的に、ハードウェアスレッドは、通例、独立のアーキテクチャ状態を維持することのできる集積回路に設けられた任意のロジックを指し、それらの独立に維持されるアーキテクチャ状態は実行リソースへのアクセスを共有する。 理解され得るように、或るリソースが共有されて他が１つのアーキテクチャ状態に専用されるときには、ハードウェアスレッドおよびコアの標準名称間の線は重複する。 それでも、しばしば、コアおよびハードウェアスレッドはオペレーティングシステムにより個々の論理プロセッサと見なされ、該オペレーティングシステムは各論理プロセッサでの動作を個々別々にスケジュールすることができる。

図１に示されているように、物理的プロセッサ１００は２つのコア、すなわちコア１０１および１０２、を含む。 ここで、コア１０１および１０２は対称的コア、すなわち同じ構成、機能ユニット、および／またはロジックを有するコア、と考えられる。 他の１つの実施態様では、コア１０１はアウトオブオーダプロセッサコアを含み、コア１０２はインオーダプロセッサコアを含む。 しかし、コア１０１および１０２は、ネイティブコア、ソフトウェア管理コア、ネイティブの命令セットアーキテクチャ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ａｒｃｈｉｔｅｃｔｕｒｅ（ＩＳＡ））を実行するように適合させられているコア、変換された命令セットアーキテクチャ（ＩＳＡ）を実行するように適合させられているコア、コデザインされたコア、あるいは他の既知のコアなどの、任意のタイプのコアから個別に選択され得る。 ヘテロジニアスなコア環境（すなわち、非対称コア）では、一方または両方のコアでコードをスケジュールあるいは実行するためにバイナリ変換などのなんらかの形の変換が利用され得る。 それでも、ディスカッションを進めるために、図示された実施態様ではコア１０２内のユニットは同様に動作するので、コア１０１内に示されている機能ユニットが以下でさらに詳しく記述される。

図示されているように、コア１０１は２つのハードウェアスレッド１０１ａおよび１０１ｂを含み、それらはハードウェアスレッドスロット１０１ａおよび１０１ｂとも称され得る。 従って、オペレーティングシステムなどのソフトウェアエンティティは、一実施態様では、潜在的に、プロセッサ１００を４つの別々のプロセッサ、すなわち、４つのソフトウェアスレッドを同時に実行することのできる４つの論理プロセッサまたは処理エレメント、と見なす。 上で言及されたように、第１スレッドはアーキテクチャ状態レジスタ１０１ａと関連付けられ得、第２スレッドはアーキテクチャ状態レジスタ１０１ｂと関連付けられ得、第３スレッドはアーキテクチャ状態レジスタ１０２ａと関連付けられ得、第４スレッドはアーキテクチャ状態レジスタ１０２ｂと関連付けられ得る。 ここで、上記のように、アーキテクチャ状態レジスタ（１０１ａ、１０１ｂ、１０２ａ、および１０２ｂ）の各々は処理エレメント、スレッドスロット、あるいはスレッドユニットと称され得る。 図示されているように、アーキテクチャ状態レジスタ１０１ａはアーキテクチャ状態レジスタ１０１ｂにおいて複製されているので、個々のアーキテクチャ状態／コンテキストが論理プロセッサ１０１ａおよび論理プロセッサ１０１ｂのために記憶されることができる。 コア１０１では、アロケータおよび名前変更ブロック１３０内の命令ポインタおよび名前変更ロジックなどの他のより小さなリソースもスレッド１０１ａおよび１０１ｂのために複製され得る。 リオーダ／リタイアメントユニット１３５内のリオーダバッファ、ブランチターゲットバッファ（ｂｒａｎｃｈ ｔａｒｇｅｔ ｂｕｆｆｅｒ（ＢＴＢ））および命令変換バッファ（ｉｎｓｔｒｕｃｔｉｏｎ−ｔｒａｎｓｌａｔｉｏｎ ｂｕｆｆｅｒ（Ｉ−ＴＬＢ））１２０、ロード／ストアバッファ、およびキューなどの、幾つかのリソースはパーティショニングを通して共有され得る。 汎用内部レジスタ、１つまたは複数のページ−テーブルベースレジスタ、低レベルデータ−キャッシュおよびデータ−ＴＬＢ１５０、１つまたは複数の実行ユニット１４０、およびアウトオブオーダユニット１３５の部分などの他のリソースは、潜在的に完全に共有される。

プロセッサ１００はしばしば他のリソースを含み、それらは完全に共有され、パーティショニングを通して共有され、あるいは処理エレメントにより／処理エレメントに対して専用され得る。 図１において、プロセッサの実例である論理ユニット／リソースを伴う純粋に例示的なプロセッサの１つの実施態様が示されている。 プロセッサは、これらの機能ユニットのいずれをも含んでいたり省略したりすることができるとともに、描かれていない他の任意の既知の機能ユニット、ロジック、あるいはファームウェアを含むことができることに留意されたい。 図示されているように、コア１０１は、簡単化された代表的なアウトオブオーダ（ｏｕｔ−ｏｆ−ｏｒｄｅｒ（ＯＯＯ））プロセッサコアを含む。 しかし、様々な実施態様においてインオーダプロセッサが利用され得る。 該ＯＯＯコアは、実行されるべき／取られるべきブランチを予測するためにＢＴＢおよびＩ−ＴＬＢ１２０を含むとともに命令のためのアドレス変換エントリを記憶するためにＢＴＢおよびＩ−ＴＬＢ１２０を含む。

コア１０１は、フェッチされたエレメントをデコードするためにＢＴＢおよびＩ−ＴＬＢ１２０に結合されたデコードモジュール１２５をさらに含む。 フェッチロジックは、一実施態様では、スレッドスロット１０１ａ、１０１ｂにそれぞれ関連付けられた個々のシーケンサを含む。 普通、コア１０１は第１ＩＳＡと関連付けられ、これはプロセッサ１００で実行可能な命令を定義／指定する。 しばしば、第１ＩＳＡの部分であるマシンコード命令は命令の一部分（オペコードと称される）を含み、これは実行されるべき命令または操作を参照／指定する。 デコードロジック１２５は、これらの命令を該命令のオペコードから認識して、デコードされた命令を、該第１ＩＳＡにより定められているように処理するためのパイプラインに回す。 例えば、以下でより詳しく論じられるように、デコーダ１２５は、一実施態様では、トランザクション命令などの特定の命令を認識するように設計されあるいは適合させられているロジックを含む。 デコーダ１２５による認識の結果として、アーキテクチャまたはコア１０１は、適切な命令と関連付けられているタスクを実行するために特定の、予め定められている動作を行う。 本書に記載されているタスク、ブロック、操作、および方法のいずれもが単一のあるいは複数の命令に応答して実行され得；そのうちの幾つかは新しいあるいは古い命令であり得るということに留意することが重要である。 デコーダ１２５は、一実施態様では、同じＩＳＡ（または、そのサブセット）を認識するということに留意されたい。 あるいは、ヘテロジニアスなコア環境においては、デコーダ１２５は第２のＩＳＡ（第１ＩＳＡのサブセットまたは別個のＩＳＡ）を認識する。

一例では、アロケータおよび名前変更ブロック１３０は、命令処理結果を記憶するレジスタファイルなどの、リソースを確保するアロケータを含む。 しかし、スレッド１０１ａおよび１０１ｂは潜在的にアウトオブオーダ実行を行うことができ、その場合にはアロケータおよび名前変更ブロック１３０は、命令結果を追跡するリオーダバッファなどの他のリソースをも確保する。 ユニット１３０は、プログラム／命令参照レジスタの名前をプロセッサ１００内の他のレジスタに変更するレジスタ名前変更器をも含むことができる。 リオーダ／リタイアメントユニット１３５は、アウトオブオーダ実行と、その後の、アウトオブオーダに実行された命令のインオーダリタイアメントとをサポートするために、上で言及されたリオーダバッファ、ロードバッファ、およびストアバッファなどのコンポーネントを含む。

１つまたは複数のスケジューラおよび実行ユニットブロック１４０は、一実施態様では、実行ユニットでの命令／操作をスケジュールするためのスケジューラを含む。 例えば、浮動小数点命令は、利用可能な浮動小数点実行ユニットを有する実行ユニットのポートでスケジュールされる。 実行ユニットと関連付けられたレジスタファイルも、情報命令処理結果を記憶するために含まれる。 代表的な実行ユニットは、浮動小数点実行ユニット、整数実行ユニット、ジャンプ実行ユニット、ロード実行ユニット、ストア実行ユニット、および他の既知の実行ユニットを含む。

低レベルデータキャッシュ及びデータ変換バッファ（ｄａｔａ ｔｒａｎｓｌａｔｉｏｎ ｂｕｆｆｅｒ（Ｄ−ＴＬＢ））１５０は、１つまたは複数の実行ユニット１４０に結合されている。 該データキャッシュは、潜在的にメモリコヒーレンシー状態に保持されるデータオペランドなどの、最近使用された／操作されたエレメントを記憶するべきものである。 該Ｄ−ＴＬＢは、最近のバーチャル／リニアから物理的アドレスへの変換を記憶するべきものである。 １つの特定の例として、プロセッサは、物理的メモリを複数のバーチャルページに分割するページテーブル構造を含み得る。

ここで、コア１０１および１０２は、オンチップインターフェースモジュール１１０と関連付けられている第２レベルのキャッシュなどの、より高いレベルのあるいはより外側のキャッシュへのアクセスを共有する。 より高いレベルのあるいはより外側のという用語はキャッシュレベルが１つまたは複数の実行ユニットからますますあるいはさらに遠くなることを指すということに留意されたい。 一実施態様では、より高いレベルのキャッシュは、第２または第３レベルのデータキャッシュなどの、最終レベルのデータキャッシュ、すなわちプロセッサ１００上のメモリハイアラーキにおける最終キャッシュ、である。 しかし、より高いレベルのキャッシュは、命令キャッシュと関連付けられまたは命令キャッシュを含み得るので、そのようには限定されない。 むしろ、１タイプの命令キャッシュであるトレースキャッシュは、最近デコードされたトレースを記憶するためにデコーダ１２５の後に結合され得る。 ここで、命令は、潜在的にマクロ命令（すなわち、デコーダにより認識される一般的命令）を指し、それは数個のマイクロ命令にデコードされ得る（マイクロ操作）。

描かれている構成では、プロセッサ１００はオンチップインターフェースモジュール１１０をも含む。 歴史的に、以下でより詳しく記述されるメモリコントローラが、計算システムにおいてプロセッサ１００の外側に含まれている。 このシナリオでは、オンチップインターフェースモジュール１１０は、システムメモリ１７５、チップセット（しばしば、メモリ１７５に接続するメモリコントローラハブおよび周辺デバイスを接続するＩ／Ｏコントローラハブを含む）、メモリコントローラハブ、ノースブリッジ、あるいは他の集積回路などの、プロセッサ１００の外側のデバイスと通信する。 さらにこのシナリオでは、バス１０５は、マルチドロップバス、ポイントツーポイント相互接続、シリアル相互接続、パラレルバス、コヒーレント（例えばキャッシュコヒーレント）バス、層状プロトコルアーキテクチャ、差動バス、およびＧＴＬバスなどの、任意の既知の相互接続を含み得る。

メモリ１７５は、プロセッサ１００に専用され得、あるいはシステム内の他のデバイスに共有され得る。 メモリ１７５のタイプのありふれた例はＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ（ＮＶメモリ）、および他の既知のストレージデバイスを含む。 デバイス１８０はグラフィックアクセラレータ、メモリコントローラハブに結合されたプロセッサもしくはカード、Ｉ／Ｏコントローラハブに結合されたデータストレージ、無線トランシーバ、フラッシュデバイス、オーディオコントローラ、ネットワークコントローラ、または他の既知のデバイスを含み得るということに留意されたい。

しかし、近時、ＳＯＣなど、単一のダイ上により多くのロジックおよびデバイスが集積されつつあるので、これらのデバイスの各々はプロセッサ１００に組み込まれることがある。 例えば、一実施態様では、メモリコントローラハブはプロセッサ１００と同じパッケージおよび／またはダイ上にある。 ここで、コアの部分（オンコア部分）１１０は、メモリ１７５またはデバイス１８０などの他のデバイスとインターフェースするための１つ以上のコントローラを含む。 そのようなデバイスとインターフェースするための相互接続およびコントローラを含む構成はしばしばオンコア（あるいはアンコア（ｕｎ−ｃｏｒｅ）構成）と称される。 一例として、オンチップインターフェース１１０は、オンチップ通信のためのリング相互接続とオフチップ通信のための高速シリアルポイントツーポイントリンク１０５とを含む。 さらに、ＳＯＣ環境では、高い機能性と低電力消費とともに小さなフォームファクタを提供するために、ネットワークインターフェース、コプロセッサ、メモリ１７５、デバイス１８０、および任意の他の既知のコンピュータデバイス／インターフェースなどの、もっと多くのデバイスが単一のダイまたは集積回路に集積されることができる。

一実施態様では、本書に記載された装置および方法をサポートしあるいはそれらとインターフェースするためにアプリケーションコード１７６をコンパイルし、変換し、および／または最適化するためにコンパイラ、最適化、および／または変換コード１７７を実行することができる。 コンパイラは、しばしば、ソーステキスト／コードをターゲットテキスト／コードに変換するためのプログラムまたはプログラムのセットを含む。 通例、プログラム／アプリケーションコードのコンパイラでのコンパイルは、高レベルのプログラミング言語コードを低レベルのマシンもしくはアセンブリ言語コードに変換するために複数のフェーズおよびパスで行われる。 さらに、簡単なコンパイルのためにシングルパスコンパイラが依然として利用され得る。 コンパイラは、任意の既知のコンパイル技術を利用することができ、語彙分析、前処理、構文解析、意味解析、コード生成、コード変換、およびコード最適化などの、任意の既知のコンパイラ操作を実行することができる。

より大きなコンパイラは、しばしば、複数のフェーズを含むけれども、非常にしばしばこれらのフェーズは２つの一般的フェーズ：（１）フロントエンド、すなわち、一般的に構文処理、意味処理、および何らかの変換／最適化が行われ得るフェーズ、ならびに（２）バックエンド、すなわち、一般的に分析、変換、最適化、およびコード生成が行われるフェーズ、に含まれる。 或るコンパイラは中間に関連し、これはコンパイラのフロントエンドとバックエンドとの区別の曖昧化を例証する。 結果として、コンパイラの挿入、アソシエーション、生成、あるいは他の操作への言及が、前述のフェーズもしくはパスのいずれにおいても、コンパイラの他の任意の既知のフェーズもしくはパスにおいても、行われることがある。 １つの実例では、コンパイラは、コンパイルのフロントエンドフェーズにおいて呼び出し／操作を挿入し、その後に変換フェーズにおいて該呼び出し／操作をより低いレベルのコードに変換するなど、コンパイルの１つ以上のフェーズにおいて操作、呼び出し、機能などを潜在的に挿入する。 動的コンパイル中、コンパイラコードまたは動的最適化コードは、そのような操作／呼び出しを挿入することができるとともにランタイム中の実行のために該コードを最適化することができるということに留意されたい。 １つの特定の実例として、バイナリコード（既にコンパイルされているコード）はランタイム中に動的に最適化されることができる。 ここで、プログラムコードは、該動的最適化コード、該バイナリコード、あるいはそれらの組み合わせを含むことができる。

コンパイラと同様に、バイナリトランスレータなどのトランスレータは、コードを最適化しおよび／または変換するためにコードを静的に又は動的に変換する。 従って、コード、アプリケーションコード、プログラムコード、または他のソフトウェア環境の実行への言及は、（１）プログラムコードをコンパイルし、ソフトウェア構造を維持し、他の操作を実行し、コードを最適化し、あるいはコードを変換するための、１つまたは複数のコンパイラプログラム、最適化コードオプティマイザ、またはトランスレータの動的または静的実行；（２）最適化／コンパイルされたアプリケーションコードなど、操作／呼び出しを含む主プログラムコードの実行；（３）ソフトウェア構造を維持し、他のソフトウェア関連操作を実行し、あるいはコードを最適化するための、該主プログラムコードと関連付けられた、ライブラリなどの、他のプログラムコードの実行；あるいは（４）それらの組み合わせを指すことがある。

オンチップインターフェースモジュール１１０は、データリンク１９２を通してユーザ装置１８０に接続され得る。 データリンク１９２は、ユニバーサルシリアルバス（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ（ＵＳＢ））、ＰＣＩｅ、モバイルインダストリープロセッサインターフェース（ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ（ＭＩＰＩ（登録商標）））、Ｔｈｕｎｄｅｒｂｏｌｔ、ＳＳＩＣ、Ｄｉｓｐｌａｙ Ｐｏｒｔ、または他のなんらかの類似の高速データリンクであり得る。 ユーザ装置１８０は、トランスミッタ１８４、プロセッサ１８６、およびメモリ１８８を含むことができる。 トランスミッタ１８４は、ＲＦＩ軽減モジュール１８２を用いてデータをレシーバ１０４に送ることができる。 ＲＦＩ軽減モジュール１８２は、１つ以上のＲＦＩ軽減回路１９０を含むことができる。

高速データリンクは、データ伝送の所要時間を著しく短くできてユーザ体験を高めるので、コンピュータフラットフォーム上の非常に重要で魅力的な機能となっている。 ＵＳＢ３．０（ＵＳＢ３）およびＰＣＩｅは、非常に広く受け入れられている高速インターフェースのうちの２つである。 しかし、或る高速データリンクはＲＦＩを引き起こすことがある。 一例では、ＵＳＢ３は５ＧＨｚを横切る比較的に広帯域のノイズシグネチャを有し、この広帯域ノイズは放射するので、それはＷｉＦｉアンテナ１９１などのラジオアンテナならびに例えばセルラーラジオ、２Ｇ、３Ｇ、ＬＴＥ、ＷｉＭａｘ、ＧＮＳＳなどの他のラジオによって受け取られることがあり得る。 ＵＳＢ３デバイス（例えば、ユーザ装置１８０）が、同じくトランスミッタおよび／またはレシーバとして動作するプラットフォーム（レシーバ１０４）に接続されたトランスミッタおよび／またはレシーバとして動作するとき、ＷｉＦｉアンテナ１９１は、ラジオおよび無線周辺装置の作業を停止させるのに十分であり得る追加の１５ｄＢインバンドノイズから損害を被ることがある。 この干渉を低減させる在来のアプローチの１つは、コネクタおよびケーブルのシールドを強めることであるけれども、このアプローチは材料の課金（ｂｉｌｌｉｎｇ ｏｆ ｍａｔｅｒｉａｌ（ＢｏＭ））を著しく増大させ、コネクタおよびケーブルのために追加の妥当性検査／規制が必要とされることがある。

広帯域ノイズに起因するＲＦＩを低減させるために、複数の伝送線および集中素子から構成されるネットワーク（例えば、ＲＦＩ軽減モジュール１８２）は、広帯域信号についてのＲＦＩ抑圧を可能にし得る。 伝送線、並びに、抵抗器、インダクタ、およびキャパシタ（ＲＬＣ）エレメントを含む電気回路から構成される２つの同一のネットワーク（例えば、ＦＲＩ軽減回路１９０）がトランスミッタ１８４およびレシーバ１０４の間に挿入され得る。 一実施態様では、良好なＲＦＩ低減を確保するために、ＲＦＩ軽減モジュール１８２はなるべくトランスミッタ１８４の近くにあることができる。 このようなネットワークは、信号完全性（ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ（ＳＩ））性能を犠牲にすることなくＷｉＦｉ干渉を約１５ｄＢ低減させることができる。 さらに、該ネットワークは、伝送線長さおよび集中素子の値を設定することによって、容易に他の無線帯域に一般化され得る。 そのようなネットワークは、高速インターフェースに対する厳しいシールド要件を緩めることができ、高速リンクが存在するときの無線性能を高めることができる。

図２に注意を向けると、図２は例としてのＲＦＩ軽減回路１９０を示す。 この例では、ＲＦＩ軽減回路は伝送線１９４に接続されている。 ＲＦＩ軽減回路１９０は、第１セグメント１９６、第２セグメント１９８、抵抗器２００（例えば、３０オーム）、インダクタ２０２（例えば、１０ｎＨ）、第１キャパシタ２０４（例えば、１００ｎＦ）、第２キャパシタ２０６（例えば、４００ｆＦ）、およびグラウンド２０８を含む。 第１線セグメント１９６はインピーダンスＺＡ（例えば、１５０オーム）および位相角θＡ（例えば、７０度）を有する。 第２線セグメント１９８は異なるインピーダンスＺＢ（例えば、５０オーム）および異なる位相角θＢ（例えば、８５度）を有する。 １つの特定の実施態様では、第１セグメント１９６はおよそ四分の一波長（例えば、約８ｍｍ）であり、第２セグメント１９８は通例四分の一波長より短い（例えば、値（ＶＡＬＵＥ）？）。 ＲＦＩ低減帯域は、位相角（例えば、θＢ）、インダクタ２０２、および第２キャパシタ２０６の組み合わせにより決定され得る。 一実施態様では、第１キャパシタ２０４は比較的に第２キャパシタ２０６より大きいキャパシタンスを有し得る（例えば、例としての値は、第１キャパシタ２０４については約１００ｎＦで、第２キャパシタ２０６については値（ＶＡＬＵＥ）であり得る）。

図３に注意を向けると、図３は例としてのＲＦＩ軽減回路１９０を示す。 １つの特定の実施態様では、第１セグメント１９６はおよそ四分の一波長（例えば、約８ｍｍ）であり、第２セグメント１９８は通例四分の一波長より短い。 このような構成は、第１線セグメント１９６がインピーダンスＺＡおよび位相角θＡを有し、第２線セグメント１９８が異なるインピーダンスＺＢおよび異なる位相角θＢを有することを許す。 実装部品の他に、ＲＦＩ軽減回路１９０のエレメントは、ＰＣＢボード上で金属トレースおよび誘電体を用いて実現されることもできる。

図４Ａに注意を向けると、図４Ａは、直流（ｄｃ）から約５ＧＨｚまでの広帯域ノイズを伴うＵＳＢ３伝送の典型的スペクトルである。 図４Ｂに注意を向けると、図４Ｂは、典型的なＷｉＦｉアンテナノイズプロファイル４０２および干渉されたＷｉＦｉアンテナノイズプロファイル４０４を含む。 干渉されたＷｉＦｉアンテナノイズプロファイル４０４で示されている干渉は、ＵＳＢ３伝送または他のなんらかの高速データ伝送からのものであり得る。 図示されているように、この干渉は、約２．４ＧＨｚから約２．５ＧＨｚまでの周波数範囲において追加の１５ｄＢのインバンドノイズを導入する。 この干渉を低減させるために、該高速データ伝送線にＲＦＩ軽減モジュール１８２が使用され得る。 図５に注意を向けると、図５はＵＳＢ３広帯域ノイズ２１６およびＲＦＩ軽減されたノイズ２１８を示す。 図示されているように、ＷｉＦｉ帯域内の広帯域ノイズは約１５ｄＢ少ない。

図６Ａに注意を向けると、図６Ａは、高速データ干渉を全く伴わないＷｉＦｉチャネルのアイダイアグラムを示す。 図示されているように、アイ６００が十分な高さおよび幅で割合にはっきりと画定されている。 図６Ｂに注意を向けると、図６Ｂは、高速データ干渉を低減させようと試みてＬＣノッチフィルタ（ＬおよびＣ２のみ）をＷｉＦｉチャネルに接続したときのアイダイアグラムを示す。 図示されているように、該ＬＣノッチフィルタからの信号完全性（ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ（ＳＩ））ペナルティに起因して、アイ６０２は比較的にはっきりとは画定されていなくて該アイの高さおよび幅は劣化している（例えば、１つの特定の例では、該劣化はそれぞれ４７％および２２％ほどであり得る）。 図６Ｃに注意を向けると、図６Ｃは、ＲＦＩ軽減モジュール１８２がデータフローに用いられたときのアイダイアグラムを示す。 図示されているように、十分な高さおよび幅でアイ６０４が比較的にはっきりと画定されている。 ＲＦＩ軽減モジュール１８２は無線帯域でＲＦＩを効率的に低減させ得るけれどもＳＩペナルティは無視し得るので、アイ６０４は図６Ａに示されているアイ６００と同様に見える。

図７は、本開示の例としてのＡＲＭエコシステムＳＯＣ７００と関連する簡単化されたブロック図である。 本開示の少なくとも１つの例としての実施形態は、本書において論じられているＲＦＩ軽減フィーチャとＡＲＭコンポーネントとの統合を含む。 より具体的には、ＲＦＩ軽減モジュール１８２は、チップツーチップ結線（例えば、ＳｕｐｅｒＳｐｅｅｄ Ｉｎｔｅｒ−Ｃｈｉｐ（ＳＳＩＣ）、ＭＩＰＩなど）、外部入力／出力結線（例えば、ＵＳＢ、Ｔｈｕｎｄｅｒｂｏｌｔなど）、グラフィクス信号（例えば、Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ（ＨＤＭＩ（登録商標）））、Ｄｉｓｐｌａｙ Ｐｏｒｔ、埋め込みディスプレイポート（ｅｍｂｅｄｄｅｄ ｄｉｓｐｌａｙ ｐｏｒｔ（ｅＤＰ））、などに含まれ得る。 例えば、図７の例は、任意のＡＲＭコア（例えば、Ａ−９、Ａ−１５など）と関連付けられることができる。 さらに、該アーキテクチャは、任意のタイプのタブレット、スマートフォン（Ａｎｄｒｏｉｄ（商標）フォン、ｉ−Ｐｈｏｎｅ（商標）を含む）、ｉ−Ｐａｄ（商標）、Ｇｏｏｇｌｅ Ｎｅｘｕｓ（商標）、Ｍｉｃｒｏｓｏｆｔ Ｓｕｒｆａｃｅ（商標）、パーソナルコンピュータ、サーバ、ビデオ処理コンポーネント、ラップトップコンピュータ（任意のタイプのノートブックを含む）、任意のタイプのタッチ対応入力デバイスなどの部分であることができる。

図７のこの例では、ＡＲＭエコシステムＳＯＣ７００は、複数のコア７０６−７０７、Ｌ２キャッシュ制御７０８、バスインターフェースユニット７０９、Ｌ２キャッシュ７１０、グラフィクス処理ユニット（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ（ＧＰＵ））７１５、相互接続７０２、ビデオコーデック７２０、および液晶ディスプレイ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ（ＬＣＤ））Ｉ／Ｆ７２５を含むことができ、これらは、ＬＤＣに結合するモバイルインダストリープロセッサインターフェース（ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ（ＭＩＰＩ））／高精細度マルチメディアインターフェース（ｈｉｇｈ−ｄｅｆｉｎｉｔｉｏｎ ｍｕｌｔｉｍｅｄｉａ ｉｎｔｅｒｆａｃｅ（ＨＤＭＩ（登録商標）））リンクと関連付けられ得る。

ＡＲＭエコシステムＳＯＣ７００は、サブスクライバアイデンティティモジュール（ｓｕｂｓｃｒｉｂｅｒ ｉｄｅｎｔｉｔｙ ｍｏｄｕｌｅ（ＳＩＭ））Ｉ／Ｆ７３０、ブート読み出し専用メモリ（ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ（ＲＯＭ））７３５、シンクロナスＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ（ＳＤＲＡＭ））コントローラ７４０、フラッシュコントローラ７４５、シリアルペリフェラルインターフェース（ｓｅｒｉａｌ ｐｅｒｉｐｈｅｒａｌ ｉｎｔｅｒｆａｃｅ（ＳＰＩ））マスタ７５０、適切なパワー制御７５５、ダイナミックＲＡＭ（ＤＲＡＭ））７６０およびフラッシュ７６５をも含み得る。 さらに、１つ以上の例としての実施態様は、１つ以上の通信機能、インターフェース、ならびに、ブルートゥース（Ｂｌｕｅｔｏｏｔｈ（登録商標））７７０、３Ｇモデム７７５、全地球測位システム（ＧＰＳ）７８０、および８０２．１１Ｗｉｆｉ７８５のインスタンスなどのフィーチャを含む。

動作において、図７の例は、種々のタイプの計算（例えば、モバイル計算、ハイエンドデジタルホーム、サーバ、無線インフラストラクチャなど）を可能にするために、比較的に低い電力消費と共に、処理機能を提供することができる。 さらに、このようなアーキテクチャは、任意の数のソフトウェアアプリケーション（例えば、アンドロイド（Ａｎｄｒｏｉｄ（商標））、アドビ（Ａｄｏｂｅ（登録商標））フラッシュ（Ｆｌａｓｈ（登録商標））プレーヤ（Ｐｌａｙｅｒ）、ジャバプラットフォームスタンダードエディション（Ｊａｖａ（登録商標） Ｐｌａｔｆｏｒｍ Ｓｔａｎｄａｒｄ Ｅｄｉｔｉｏｎ（ＪａｖａＳＥ））、ジャバＦＸ（ＪａｖａＦＸ）、リナックス（登録商標）（Ｌｉｎｕｘ（登録商標））、マイクロソフトウィンドウズ（登録商標）エンベデッド（Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標） Ｅｍｂｅｄｄｅｄ）、シンビアン（Ｓｙｍｂｉａｎ）およびウブントゥ（Ｕｂｕｎｔｕ）など）を可能にすることができる。 少なくとも１つの実施例において、該コアプロセッサは、結合されている短待ち時間レベル２キャッシュでアウトオブオーダースーパースカラーパイプライン（ｏｕｔ−ｏｆ−ｏｒｄｅｒ ｓｕｐｅｒｓｃａｌａｒ ｐｉｐｅｌｉｎｅ）を実現することができる。

図８は、本書において論じられるＲＦＩ軽減操作のいずれかと関連付けられ得る潜在的な電子装置およびロジックを示す簡単化されたブロック図である。 少なくとも１つの実施例において、システム８００は、タッチコントローラ８０２、１つ以上のプロセッサ８０４、１つ以上のプロセッサ８０４のうちの少なくとも１つに結合されたシステム制御ロジック８０６、システム制御ロジック８０６に結合されたシステムメモリ８０８、システム制御ロジック８０６に結合された不揮発性メモリおよび／または１つもしくは複数のストレージデバイス８１０、システム制御ロジック８０６に結合されたディスプレイコントローラ８１２、ディスプレイに結合されたディスプレイコントローラ８１２、システム制御ロジック８０６に結合されたパワー管理コントローラ８１８、および／またはシステム制御ロジック８０６に結合された通信インターフェース８１６を含む。

システム制御ロジック８０６は、少なくとも１つの実施態様においては、少なくとも１つのプロセッサ８０４に対するおよび／またはシステム制御ロジック８０６と通信する任意の適切なデバイスまたはコンポーネントに対する任意の適切なインターフェースを提供する任意の適切なインターフェースコントローラを含む。 システム制御ロジック８０６は、少なくとも１つの実施例においては、システムメモリ８０８に対するインターフェースを提供するために１つ以上のメモリコントローラを含む。 システムメモリ８０８は、例えばシステム８００のために、データおよび／または命令をロードし記憶するために使用され得る。 システムメモリ８０８は、少なくとも１つの実施例においては、例えば適切なダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ（ＤＲＡＭ））などの、任意の適切な揮発性メモリを含む。 システム制御ロジック８０６は、少なくとも１つの実施例においては、ディスプレイデバイス、タッチコントローラ８０２、および不揮発性メモリおよび／または１つまたは複数のストレージデバイス８１０に対するインターフェースを提供するために１つ以上の入力／出力（Ｉ／Ｏ）コントローラを含む。

不揮発性メモリおよび／または１つもしくは複数のストレージデバイス８１０は、例えばソフトウェア８２８の中のデータおよび／または命令を記憶するために使用され得る。 不揮発性メモリおよび／または１つもしくは複数のストレージデバイス８１０は、例えばフラッシュメモリなどの、任意の適切な不揮発性メモリを含むことができ、および／または、例えば１つ以上のハードディスクドライブ（ｈａｒｄ ｄｉｓｃ ｄｒｉｖｅ（ＨＤＤ））、１つ以上のコンパクトディスク（ｃｏｍｐａｃｔ ｄｉｓｃ（ＣＤ））ドライブ、および／または１つ以上のデジタル多目的ディスク（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ（ＤＶＤ））ドライブなどの、１つもしくは複数の任意の適切な不揮発性ストレージデバイスを含むことができる。

パワー管理コントローラ８１８は、本書において開示される種々のＲＦＩ軽減機能あるいはそれのなんらかの部分を制御するように構成されたパワー管理ロジック８３０を含み得る。 少なくとも１つの実施例において、パワー管理コントローラ８１８は、電子デバイスが閉鎖構成であるときに低減されたパワーで操作されるかあるいはオフにされ得るシステム８００のコンポーネントまたはデバイスのパワー消費を減らすように構成される。 例えば、少なくとも１つの実施例においては、電子デバイスが閉鎖構成であるとき、パワー管理コントローラ８１８は次のこと、すなわち：ディスプレイの使用されていない部分および／またはそれに関連付けられているバックライトをパワーダウンすること；該閉鎖構成においてより少ないパワーが必要とされるならば１つまたは複数のプロセッサ８０４のうちの１つ以上がより低いパワー状態に移行することを許すこと；ならびに、電子デバイスが閉鎖構成であるときに使用されないキーボードなどのデバイスおよび／またはコンポーネントをシャットダウンすること；のうちの１つ以上を実行する。

１つまたは複数の通信インターフェース８２０は、システム８００が１つ以上のネットワークを介しておよび／または他の任意の適切なデバイスと通信するためのインターフェースを提供し得る。 １つまたは複数の通信インターフェース８２０は、任意の適切なハードウェアおよび／またはファームウェアを含み得る。 １つまたは複数の通信インターフェース８２０は、少なくとも１つの実施例においては、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデム、および／または無線モデムを含み得る。

システム制御ロジック８０６は、少なくとも１つの実施例においては、例えば音声を対応するデジタル信号に変換するのに役立ちおよび／またはデジタル信号を対応する音声に変換するのに役立つオーディオデバイス、カメラ、カムコーダ、プリンタ、および／またはスキャナなどの１つまたは複数の任意の適切な入力／出力デバイスに対するインターフェースを提供するための１つ以上の入力／出力（Ｉ／Ｏ）コントローラを含む。

少なくとも１つの実施例のために、少なくとも１つのプロセッサ８０４は、システム制御ロジック８０６の１つ以上のコントローラのためのロジックと共に実装され得る。 少なくとも１つの実施例においては、少なくとも１つのプロセッサ８０４は、システムインパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ（ＳｉＰ））を形成するためにシステム制御ロジック８０６の１つ以上のコントローラのためのロジックと共に実装され得る。 少なくとも１つの実施例においては、少なくとも１つのプロセッサ８０４は、システム制御ロジック８０６の１つ以上のコントローラのためのロジックと同じダイの上に集積され得る。 少なくとも１つの実施例のために、少なくとも１つのプロセッサ８０４は、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ（ＳｏＣ））を形成するためにシステム制御ロジック８０６の１つ以上のコントローラのためのロジックと同じダイの上に集積され得る。

タッチ制御のために、タッチコントローラ８０２は、タッチセンサインターフェース回路８２２およびタッチ制御ロジック８２４を含み得る。 タッチセンサインターフェース回路８２２は、ディスプレイ（すなわち、ディスプレイデバイス８１０）の第１タッチ表面層および第２タッチ表面層上のタッチ入力を検出するように結合され得る。 タッチセンサインターフェース回路８２２は、例えば、タッチ入力デバイスのために使用されるタッチセンシティブ技術に少なくとも部分的に依存することのある任意の適切な回路を含み得る。 タッチセンサインターフェース回路８２２は、一実施態様では、任意の適切なマルチタッチ技術をサポートし得る。 タッチセンサインターフェース回路８２２は、少なくとも１つの実施態様においては、第１タッチ表面層および第２表面層に対応するアナログ信号を任意の適切なデジタルタッチ入力データに変換する任意の適切な回路を含む。 一実施態様のための適切なデジタルタッチ入力データは、例えば、タッチ位置または座標データを含み得る。

タッチ制御ロジック８２４は、第１タッチ表面層および第２タッチ表面層の上のタッチ入力を検出するために任意の適切な方法でタッチセンサインターフェース回路８２２を制御するのに役立つように結合され得る。 少なくとも１つの実施例のためのタッチ制御ロジック８２４は、タッチセンサインターフェース回路８２２により検出されたタッチ入力に対応するデジタルタッチ入力データを任意の適切な方法で出力するようにも結合され得る。 タッチ制御ロジック８２４は、例えば、タッチセンサインターフェース回路８２２のために使用される回路に少なくとも部分的に依存することのある、任意の適切なハードウェア、ファームウェア、および／またはソフトウェアロジック（例えば、非一時的有形媒体）を含む、任意の適切なロジックを用いて実現され得る。 一実施態様のためのタッチ制御ロジック８２４は、任意の適切なマルチタッチ技術をサポートし得る。

タッチ制御ロジック８２４は、デジタル入力データを処理のためにシステム制御ロジック８０６および／または少なくとも１つのプロセッサ８０４へ出力するように結合され得る。 一実施態様のための少なくとも１つのプロセッサ８０４は、タッチ制御ロジック８２４から出力されたデジタルタッチ入力データを処理するために任意の適切なソフトウェアを実行し得る。 適切なソフトウェアは、例えば、任意の適切なドライバソフトウェアおよび／または任意の適切なアプリケーションソフトウェアを含み得る。 図８に示されているように、システムメモリ８０８は適切なソフトウェア８２６および／または不揮発性メモリおよび／または１つもしくは複数のストレージデバイスを記憶し得る。

上記の装置、方法、およびシステムは上記のように任意の電子デバイスまたはシステムにおいて実現され得るということに留意されたい。 特定の実例として、以下の図は、本書に記載されている発明を利用するための代表的システムを提供する。 以下のシステムがより詳しく記述されるとき、幾つかの異なる相互接続が開示され、記述され、上の議論から立ち戻られる。 さらに、明らかなように、上記の進歩は、それらの相互接続、構造、あるいはアーキテクチャのいずれにも応用され得る。

本発明は限定された数の実施態様に関して記述されたけれども、当業者は、それらからの数々の改変およびバリエーションを認識するであろう。 添付されている請求項は、本発明の真の趣旨及び範囲に属するような改変およびバリエーションをすべて保護するべく意図されている。

デザインは、創作からシミュレーションを経て製造まで、種々のステージを通って進み得る。 デザインを表すデータは、そのデザインを幾つかの方法で表し得る。 第１に、シミュレーションにおいて役に立つように、ハードウェアは、ハードウェア記述言語または他の関数的記述言語を用いて表され得る。 さらに、ロジックおよび／またはトランジスタゲートを有する回路レベルのモデルは、デザインプロセスのなんらかの段階で作り出され得る。 さらに、たいていのデザインは、何らかのステージで、ハードウェアモデルにおける種々のデバイスの物理的配置を表すデータのレベルに到達する。 在来の半導体製造技術が用いられる場合には、ハードウェアモデルを表すデータは、集積回路を生産するために使用されるマスクのための種々のマスク層の上の種々のフィーチャの存在または不存在を指定するデータであり得る。 デザインの任意の表現において、データは任意の形の機械可読媒体に記憶され得る。 メモリあるいはディスクなどの磁気または光学ストレージは、情報を送るために変調されあるいは別様に生成された光波または電波を介して送られる該情報を記憶する該機械可読媒体であり得る。 該コードまたはデザインを示しまたは運ぶ電気搬送波が送られるとき、該電気信号の複写、バッファリング、あるいは再送が行われる限り、新しいコピーが作られる。 従って、通信プロバイダまたはネットワークプロバイダは、有形の機械可読媒体に、少なくとも一時的に、本発明の実施態様の技術を具体化した搬送波にエンコードされた情報などのものを格納し得る。

本書において使用されるモジュールは、ハードウェア、ソフトウェア、および／またはファームウェアの任意の組み合わせを指す。 一例として、モジュールは、マイクロコントローラにより実行されるように適合させられているコードを記憶する非一時的媒体に関連付けられている、該マイクロコントローラなどの、ハードウェアを含む。 従って、モジュールへの言及は、一実施態様においては、非一時的媒体で保持されるべきコードを認識しおよび／または実行するように特に構成されているハードウェアを指す。 さらに、他の１つの実施態様では、モジュールの使用は、所定の操作を実行するために該マイクロコントローラにより実行されるように特に適合させられているコードを含む非一時的媒体と関連する。 さらに、推測され得るように、別の１つの実施態様では、モジュールという用語は（この例では）該マイクロコントローラおよび該非一時的媒体の組み合わせを指すことがある。 しばしば、別々に示されているモジュール境界は一般に変化するとともに潜在的にオーバーラップする。 例えば、第１および第２のモジュールはハードウェア、ソフトウェア、ファームウェア、あるいはそれらの組み合わせを共有することができ、同時に潜在的に何らかの独自のハードウェア、ソフトウェア、あるいはファームウェアを保有する。 一実施態様では、ロジックという用語は、トランジスタ、レジスタなどのハードウェア、もしくはプログラマブルロジックデバイスなどの他のハードウェアを含む。

'ｔｏ'または'ｃｏｎｆｉｇｕｒｅｄ ｔｏ（構成され）'という句の使用は、一実施態様では、指定または決定されたタスクを実行するために装置、ハードウェア、ロジック、またはエレメントを整え、組み立て、製造し、販売しようと企て、輸入し、および／または設計することと関連する。 この例では、動作していない装置またはそのエレメントは、指定されたタスクを実行するように設計され、結合され、および／または相互接続されているならば、依然としてその指定されたタスクを実行するように'ｃｏｎｆｉｇｕｒｅｄ ｔｏ（構成され）'ている。 純粋に１つの実例として、ロジックゲートは動作中０または１を提供し得る。 しかし、イネーブル信号をクロックに提供するように'ｃｏｎｆｉｇｕｒｅｄ ｔｏ（構成され）'ているロジックゲートは１または０を提供し得るすべての潜在的ロジックゲートを含むわけではない。 むしろ、該論理ゲートは、動作時に１または０出力が該クロックを作動可能にするように何らかの仕方で結合されているものである。 'ｃｏｎｆｉｇｕｒｅｄ ｔｏ（構成され）'という句の使用は、動作を必要とするものではなくて、むしろ装置、ハードウェア、および／またはエレメントの隠れている状態に焦点を合わせていて、その隠れている状態においては該装置、ハードウェア、および／またはエレメントは該装置、ハードウェア、および／またはエレメントが動作しているときに特定のタスクを実行するように設計されているということに再び留意されたい。

さらに、'ｃａｐａｂｌｅ ｏｆ／ｔｏ（することができる）'および／または'ｏｐｅｒａｂｌｅ ｔｏ（することができる）'という用語の使用は、一実施態様では、装置、ロジック、ハードウェア、および／またはエレメントの特定の仕方での使用を可能にするように設計された該装置、ロジック、ハードウェア、および／またはエレメントと関連する。 ｔｏ、ｃａｐａｂｌｅ ｔｏ（することができる）、またはｏｐｅｒａｂｌｅ ｔｏ（することができる）の使用は、一実施態様では、装置、ロジック、ハードウェア、および／またはエレメントの隠れている状態に関連し、ここで該装置、ロジック、ハードウェア、および／またはエレメントは動作してはいないけれども装置の特定の仕方での使用を可能にするように設計されているということに上と同様に留意されたい。

本書において使用されるとき、値は、数、状態、論理状態、またはバイナリ論理状態の任意の既知の表現を含む。 しばしば、ロジックレベル、ロジック値、または論理値の使用は１または０とも称され、これは単にバイナリロジック状態を表す。 例えば、１は高ロジックレベルを指し、０は低ロジックレベルを指す。 一実施態様では、トランジスタまたはフラッシュセルなどのストレージセルは単一の論理値または複数の論理値を保持することができるであろう。 しかし、コンピュータシステムにおける値の他の表現が使用されている。 例えば十進数の１０はバイナリ値１０１０および十六進数の文字Ａとしても表され得る。 従って、値は、コンピュータシステムで保持されることのできる情報の任意の表現を含む。

さらに、状態は、値または値の部分により表され得る。 一例として、論理１などの第１の値はデフォルトまたは初期状態を表し得、論理ゼロなどの第２の値は非デフォルト状態を表し得る。 加えて、リセットおよびセットという用語は、一実施態様では、それぞれデフォルト値または状態および更新された値または状態にそれぞれ関連する。 例えば、デフォルト値は潜在的に高論理値、すなわちリセット、を含み、更新された値は潜在的に低論理値、すなわちセット、を含む。 任意の数の状態を表すために値の任意の組み合わせが利用され得ることに留意されたい。

上記の方法、ハードウェア、ソフトウェア、ファームウェアまたはコードの実施態様は、処理エレメントにより実行可能な機械アクセス可能な、機械可読の、コンピュータアクセス可能な、あるいはコンピュータ可読の媒体に格納された命令またはコードを介して実現され得る。 非一時的な機械アクセス可能／可読の媒体は、コンピュータまたは電子システムなどの機械により読み出され得る形で情報を提供する（すなわち、記憶するおよび／または伝送する）任意のメカニズムを含む。 例えば、非一時的機械アクセス可能媒体は、スタティックＲＡＭ（ｓｔａｔｉｃ ＲＡＭ（ＳＲＡＭ））もしくはダイナミックＲＡＭ（ｄｙｎａｍｉｃ ＲＡＭ（ＤＲＡＭ））；ＲＯＭ；磁気もしくは光記憶媒体；フラッシュメモリデバイス；電気ストレージデバイス；光ストレージデバイス；音響ストレージデバイス；一時的（伝播される）信号（例えば、搬送波、赤外線信号、デジタル信号）から受け取られる情報を保持するための他の形のストレージデバイス；などを含み、これらは、これらから情報を受け取ることのできる非一時的媒体とは区別されるべきである。

本発明の実施態様を実行するためにロジックをプログラムするために使用される命令は、ＤＲＡＭ、キャッシュ、フラッシュメモリ、または他のストレージなどの、システム内のメモリに格納され得る。 さらに、該命令は、ネットワークを介してあるいは他のコンピュータ可読媒体を経由して配布されることができる。 従って機械可読媒体は、機械（例えば、コンピュータ）により読み出され得る形で情報を記憶しまたは伝送するための任意のメカニズムを含み得るけれども、フロッピー（登録商標）ディスケット、光ディスク、コンパクトディスク、読み出し専用メモリ（ＣＤ−ＲＯＭ）、および磁気光ディスク、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、消去可能でプログラマブルな読み出し専用メモリ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ（ＥＰＲＯＭ））、電気的に消去可能でプログラマブルな読み出し専用メモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ（ＥＥＰＲＯＭ））、磁気もしくは光カード、フラッシュメモリ、あるいは、電気、光、音響もしくは他の形の伝播される信号（例えば、搬送波、赤外線信号、デジタル信号、など）を介してのインターネットでの情報の伝送に用いられる有形の機械可読ストレージには限定されない。 従って、コンピュータ可読媒体は、機械（例えば、コンピュータ）により読み出され得る形で電子命令または情報を記憶しまたは伝送するのに適する任意のタイプの有形機械可読媒体を含む。

次の例は、この明細書に従う実施態様に関係する。 １つ以上の実施態様は、高速データリンクの第１端をトランスミッタに接続し；該高速データリンクの第２端をレシーバに接続して、該高速データリンクに起因する無線周波数干渉（ＲＦＩ）を軽減するべく無線周波数干渉（ＲＦＩ）軽減モジュールを含む経路を介して該トランスミッタおよびレシーバを接続する装置、システム、機械可読ストレージ、機械可読媒体、および方法を提供することができ、ここで該ＲＦＩ軽減モジュールは：少なくとも１つの抵抗；少なくとも１つのインダクタ；および少なくとも１つのキャパシタを含む。

少なくとも１つの例では、該高速データリンクはユニバーサルシリアルバス（ＵＳＢ）３．０データリンクである。

１つ以上の例は、ユーザ装置をさらに提供することができ、該ユーザ装置は、該高速データリンクの第１端に接続されているトランスミッタ；および該高速データリンクの第２端に接続されているレシーバを含む。

少なくとも１つの例では、該ＲＦＩ軽減モジュールは該高速データリンクの該第１端に設けられる。

少なくとも１つの例において、該ＲＦＩ軽減モジュールは、該高速データリンクの伝送線に接続されたＲＦＩ軽減回路を含む。

少なくとも１つの例において、該軽減回路は、第１インピーダンスおよび第１位相角を有する第１セグメント；および第２インピーダンスおよび第２位相角を有する第２セグメントを含む。

少なくとも１つの例において、該第１セグメントは基準波長の四分の一に近い長さを有し、該基準波長は該ＲＦＩの原因となる。

少なくとも１つの例において、該第２セグメントは該第１セグメントより短い。

少なくとも１つの例において、該ＲＦＩ軽減回路は、該第１セグメントに結合された抵抗器；該第１セグメントに結合された第１キャパシタ；該第２セグメントに結合されたインダクタ；および該第２セグメントに結合された第２キャパシタをさらに含む。

少なくとも１つの例において、該第１キャパシタの第１キャパシタンスは該第２キャパシタの第２キャパシタンスより大きい。

少なくとも１つの例において、該第１キャパシタの該第１キャパシタンスはおよそ１００ナノファラドである。

少なくとも１つの例において、該ＲＦＩのためのＲＦＩ低減帯域は、該第２位相角、該インダクタ、および該第２キャパシタにより決定され得る。

少なくとも１つの例において、基準波長は、ＷｉＦｉ周波数の波長である。

少なくとも１つの例において、該ＲＦＩ軽減モジュールは該ＲＦＩを少なくとも１４デシベル低減させる。

この明細書の全体において"一実施態様"または"実施態様"への言及は、その実施態様との関係で記述された特定のフィーチャ、構造、または特性が本発明の少なくとも１つの実施態様に含まれるということを意味する。 従って、この明細書全体のいろいろな場所での"一実施態様における"あるいは"実施態様における"という句の出現は必ずしもすべてが同じ実施態様に言及しているわけではない。 さらに、特定のフィーチャ、構造、または特性は１つ以上の実施態様において任意の適切な仕方で組み合され得る。

上記の明細書において、特定の実施例に関連して詳細な記述が与えられている。 しかし、添付されている請求項において明らかにされている本発明のより広い趣旨及び範囲から逸脱せずに種々の改変および変更をそれらに加え得ることは明らかであろう。 従って、該明細書および図面は、限定的意味ではなくて例示的意味において考慮されるべきである。 さらに、上記における実施態様および他の代表的言葉の使用は、必ずしも同じ実施態様または同じ例に関連しているのではなくて、異なる別の実施態様にも、潜在的に同じ実施態様にも関連することがある。

１９０ ＲＦＩ軽減回路 １９４ 伝送線 １９６ 第１セグメント １９８ 第２セグメント ２００ 抵抗器 ２０２ インダクタ ２０４ 第１キャパシタ ２０６ 第２キャパシタ ２０８ グラウンド