半导体装置、接收器、发送器、收发器和通信系统 |
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| 申请号 | CN201210407016.5 | 申请日 | 2012-10-16 | 公开(公告)号 | CN103051332B | 公开(公告)日 | 2017-04-19 |
| 申请人 | 瑞萨电子株式会社; | 发明人 | 中平政男; | ||||
| 摘要 | 本 发明 的 实施例 涉及 半导体 装置、接收器、发送器、收发器和通信系统。一种半导体装置，包括：时钟和数据恢复单元，接收 信号 输入至该时钟和数据恢复单元并且该时钟和数据恢复单元基于操作 时钟信号 从接收信号中提取时钟信号和数据信号； 频率 误差调整单元，其产生指示从接收数据提取的时钟信号与操作时钟信号之间的频率误差信号；频率误差 信号处理 单元，存储频率误差信号；操作时钟产生单元，基于频率误差信号控制操作时钟信号的频率；以及SSCG单元，其基于存储在频率误差存储单元中的频率误差信号的值，通过扩展时钟信号的 频谱 来改变由操作时钟产生单元所产生的操作时钟信号。 | ||||||
| 权利要求 | 1.一种半导体装置，包括： |
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| 说明书全文 | 半导体装置、接收器、发送器、收发器和通信系统[0001] 相关申请的交叉引用 技术领域背景技术[0004] 近些年来，串行数字传输系统在许多情形下用于在耦合至通信网络系统的装置之间通信以及用于在个人计算机内部的数据交换。在串行数字传输系统中，串行信号在半导体装置之间以高速交换。 [0005] 在串行数字传输系统中，数据信号以在其上叠加时钟信号的方式来发送，并且在接收端，使用时钟和数据恢复电路来再现与数据信号同步的时钟信号。对于在半导体装置之间的数据交换而言，当使用高速数字信号时(基于串行数字传输系统)，数字信号的谐波效应变得显著。 [0006] 数字信号的谐波可以引起各种问题，例如不必要的辐射噪声。例如，叠加在通信信道上的不必要的辐射噪声可以引起通信故障。不必要的辐射噪声也可以引起诸如收音机和电视之类的电子装置中的视频和音频质量恶化。 [0008] 在日本未审查专利公开案号2011-041121中，公开了一种具有PLL电路的收发器，其使用在接收数据(接收到的数据)的频率与操作时钟信号的频率之间的差值来校正发送时钟信号。此外，日本未审查专利公开案号2011-041121中公开的收发器包括SSCG以便减小通过所接收和发送的数据生成的不必要的辐射噪声。 发明内容[0009] 上述现有技术文献日本未审查专利公开案号2011-041121中的公开内容在此通过引用整体并入本文。以下将从本发明的观点来分析该公开内容。 [0010] 如上所述，日本未审查专利公开案号2011-041121中公开了一种用于通过将在接收数据和操作时钟信号的频率之间的频率误差反馈回至PLL电路以产生发送时钟信号的技术。 [0011] 在上述现有技术中，SSCG单元扩展了接收数据的频谱，从而使得当接收数据频率变化时，发送数据频率也变化。图2示出了由使用串行数字传输系统的收发器所接收/发送的接收数据和发送数据的示例。如在图2的上部部分中所示，当SSC施加至接收数据时，SSC也施加至发送数据。 [0012] 然而，当接收数据频率不变化时(尚未施加SSC)，则SSC也不施加至发送数据(参见图2的下部部分)。 [0013] 在日本未审查专利公开案号2011-041121中公开的收发器中，SSC是否施加至发送数据取决于SSC是否已施加至接收数据。因此，当SSC尚未施加至接收数据时，不可避免的是SSC也不施加至发送数据。也即，不可能单独地施加SSC至发送数据。 [0014] 如上所述，存在一个待解决的问题，其关于施加SSC至基于在接收数据和操作时钟信号之间的频率误差而产生的发送时钟信号(发送数据)。因此，期望实现可以基于频率误差产生发送时钟信号并且允许SSC可选地施加至发送数据的一种半导体装置、接收器、发送器、收发器和通信系统。 [0015] 根据本发明的第一方面，提供了一种半导体装置，包括：时钟和数据恢复单元，接收信号输入至该时钟和数据恢复单元，并且该时钟和数据恢复单元基于操作时钟信号从接收信号提取时钟信号和数据信号；频率误差调整单元，其产生指示了在从接收信号提取的时钟信号和操作时钟信号之间的频率误差的频率误差信号；频率误差信号存储单元，其存储了频率误差信号；操作时钟产生单元，其基于频率误差信号控制操作时钟信号的频率；以及SSCG单元，其基于存储在频率误差信号存储单元中的频率误差信号的值来通过扩展操作时钟信号的频谱而变化由操作时钟产生单元所产生的操作时钟信号。 [0016] 根据本发明的第二方面，提供了一种包括根据本发明的第一方面的半导体装置的接收器。 [0017] 根据本发明的第三方面，提供了一种包括根据本发明的第一方面的半导体装置的发送器。 [0018] 根据本发明的第四方面，提供了一种包括根据本发明的第一方面的半导体装置的收发器。 [0019] 根据本发明的第五方面，提供了一种通信系统，其包括第一收发器和第二收发器，每个收发器均能产生操作时钟信号，与操作时钟信号同步发送数据，并且与在发送源处使用的操作时钟信号同步地从发送源发送的接收信号提取数据。在通信系统中，第一收发器和第二收发器的每一个具有SSCG功能，其可以通过扩展操作时钟信号的频谱来变化用于发送数据的操作时钟信号。此外，在通信系统中，第二收发器接收从具有关闭第一收发器的SSCG功能的第一收发器发送的信号，第二收发器具有频率误差校正模式，在该模式下基于从第一收发器接收到的信号和第二收发器的操作时钟信号来确定在第一收发器的操作时钟信号和第二收发器的操作时钟信号之间的频率误差，并且在该模式下基于所确定的频率误差来校正第二收发器的操作时钟信号的频率。此外，在通信系统中，当基于从第一收发器接收的信号确定第一收发器的SSCG功能开启时，第二收发器执行抑制了第二收发器SSCG功能的通信，并且当基于从第一收发器所接收的信号确定第一收发器的SSCG功能关闭时，第二收发器取消对第二收发器的SSCG功能的抑制并且基于在频率误差校正模式下校正的操作时钟信号来执行通信。 [0020] 根据本发明的各个方面，提供了能够基于频率误差产生发送时钟信号并且允许SSC可选地施加至发送数据的一种半导体装置、接收器、发送器、收发器和通信系统。 附图说明[0021] 图1是用于总体描述本发明的一个实施例的示图； [0022] 图2示出了由使用串行数字传输系统的收发器所接收/发送的接收数据和发送数据的示例； [0023] 图3示出了根据本发明的第一实施例的通信系统的示例； [0024] 图4示出了图3中所示的装置2的示例内部配置； [0025] 图5示出了图4中所示的数字CDR13和频率误差校正器14的示例内部配置； [0026] 图6示出了图5中所示的相位检测器21的示例内部配置； [0027] 图7示出了图5中所示的第二积分器23和图案发生器24的示例内部配置； [0028] 图8是装置2在校正模式下的操作的示例的流程图； [0029] 图9示出了在校正模式下使用的控制信号以及交换的发送/接收数据的示例； [0030] 图10示出了在正常操作模式下使用的控制信号以及交换的发送/接收数据的示例； [0031] 图11示出了在正常操作模式下使用的控制信号以及交换的发送/接收数据的示例； [0032] 图12示出了根据本发明的第二实施例的装置3的示例内部配置； [0033] 图13是装置3在校正模式下的操作的示例的流程图； [0034] 图14示出了在校正模式下使用的控制信号以及交换的发送/接收数据的示例； [0036] 图16示出了根据本发明的第四实施例的装置4的示例内部配置； [0037] 图17是装置4的初始激活的示例的流程图； [0038] 图18示出了当初始激活装置4时使用的控制信号以及交换的发送/接收数据的示例；以及 [0039] 图19示出了当初始激活装置4时使用的控制信号以及交换的发送/接收数据的示例。 具体实施方式[0040] 首先，将参照图1概述本发明的一个实施例。附图中所示的指示各种元件的参考数字和标记仅用于帮助读者理解以下说明书，而并非意在将本发明限定到在附图中所示的任何实施例。 [0041] 如前所述，当基于在接收数据(所接收到的数据)和操作时钟信号之间的频率误差而产生发送时钟信号时，SSC是否施加至发送数据取决于SSC是否已施加至接收数据。在SSC尚未施加至接收数据的情形下，SSC因此无法施加至待发送的发送数据。也即，SSC无法单独地施加至发送数据。因此，期望实现可以基于频率误差产生发送时钟信号并且允许SSC可选地施加至待发送的数据的一种半导体装置、接收器、发送器、收发器和通信系统。 [0042] 图1示出了根据本实施例的一种半导体装置的一个示例。 [0043] 图1中所示的半导体装置包括时钟和数据恢复单元，接收信号输入至时钟和数据恢复单元，并且时钟和数据恢复单元基于操作时钟信号从接收信号提取时钟信号和数据信号；频率误差校正单元，其获得在从接收信号提取的时钟信号和操作时钟信号之间的频率误差信号；频率误差信号存储单元，其存储频率误差信号；操作时钟产生单元，其基于频率误差信号控制操作时钟信号的频率；以及SSCG(扩展频谱时钟发生器)单元，其基于存储在频率误差信号存储单元中的频率误差信号而通过扩展操作时钟信号的频谱来变化由操作时钟产生单元所产生的操作时钟信号。 [0044] 在SSC尚未施加至接收数据的情形下，在从接收数据再现的接收时钟信号与操作时钟信号之间存在频率误差。这是因为用于产生相应时钟信号的时钟发生源(例如，晶体振荡器)精度上彼此不同。为了解决这个问题，频率误差调整单元产生在接收时钟信号和操作时钟信号之间的频率误差信号，并且将频率误差信号反馈回至产生操作时钟信号的操作时钟产生单元。基于频率误差信号，操作时钟产生单元在减小频率误差的方向上控制操作时钟信号的频率，从而使得操作时钟信号的频率跟踪接收时钟信号的频率。 [0045] 当接收时钟信号的频率变化时(SSC施加至接收数据)，跟踪接收时钟信号的操作时钟信号的频率也变化(SSC也施加至发送数据)。然而，在SSC尚未施加至接收数据的情形下，SSC无法施加至发送数据。为了解决该问题，在数据发送和接收之前，使用时钟和数据恢复单元、频率误差调整单元和操作时钟产生单元来产生频率误差信号，并且将由此产生的频率误差信号的值存储在频率误差信号存储单元中。基于存储在频率误差信号存储单元中的频率误差值，操作时钟产生单元可以产生频率与接收时钟信号的频率大致相符(该频率等于通过使得操作时钟信号跟踪接收时钟信号获得的频率)的操作时钟信号。 [0046] 此外，在SSC尚未施加至接收数据的情形下，未使得操作时钟信号跟踪从接收数据再现的接收时钟信号，并且使得操作时钟产生单元以施加用于频率调整的偏移频率而操作(使得其产生操作时钟信号)。此时，当扩展操作时钟信号的频谱时，SSCG单元存储在频率误差信号存储单元中的频率误差信号的值用作偏移频率。以此方式，即使在SSC尚未施加至接收数据的情形下，也可以去除在接收数据和操作时钟信号之间的频率误差，并且也可以通过扩展操作时钟信号的频谱来变化操作时钟信号的频率。 [0047] 也可以存在不期望施加SSC至发送数据的情形。在此类情形下，操作时钟产生单元基于在频率误差信号存储单元中存储的频率误差来产生操作时钟信号，并且不使得操作时钟信号跟踪从接收数据再现来的接收时钟信号。此外，在此类情形下，SSCG单元不扩展操作时钟信号的频谱。以此方式，无论SSC是否已施加至接收数据RD，都可以在不施加SSC至发送数据的情形下产生频率与接收时钟信号的频率大致相符的操作时钟信号。也即，可以提供允许可选地确定是否施加SSC至发送数据的半导体装置。 [0048] 本发明的可能的模式包括以下模式。 [0049] 模式1 [0050] 提供根据上述第一方面的半导体装置。 [0051] 模式2 [0052] 频率误差信号存储单元优选地具有非易失性存储器以存储频率误差信号。 [0053] 模式3 [0054] 半导体装置优选地进一步具有串并转换器(deserializer)，其将时钟和数据恢复单元从接收信号串行提取的数据信号转换为并行数据信号。 [0055] 模式4 [0056] 半导体装置优选地进一步具有频率误差信号更新控制单元，其在预定的时间段期间获得频率误差信号的最大值和最小值，并且当在最大值和最小值之间的差值接近或者低于预定值时将频率误差信号存储在频率误差信号存储单元中。 [0057] 模式5 [0058] 优选地，在半导体装置中：在预定时间段期间获得频率误差信号的最大值、最小值和平均值，并且平均值存储在频率误差信号存储单元中；以及当在最大值和最小值之间的差值等于或者小于预定值时，SSCG单元基于存储在频率误差信号存储单元中的平均值而不是基于存储在频率误差信号存储单元中的频率误差信号来扩展由操作时钟产生单元产生的操作时钟信号的频谱，并且当在最大值和最小值之间的差值大于预定值时，SSCG单元不扩展由操作时钟产生单元所产生的操作时钟信号的频谱。 [0059] 模式6 [0060] 优选地，半导体装置具有频率误差信号存储模式，在频率误差信号存储模式下控制频率误差信号存储单元以允许对其写入。 [0061] 模式7 [0062] 优选地，在半导体装置中，时钟和数据恢复单元、频率误差调整单元、频率误差信号存储单元、SSCG单元、和操作时钟产生单元形成在相同的半导体衬底之上。 [0063] 模式8 [0064] 优选地，半导体装置进一步包括发送单元，其与操作时钟信号同步地串行输出数据。 [0065] 模式9 [0066] 优选地，半导体装置进一步包括串行化器，其通过与操作时钟信号同步地转换待输出的数据信号来产生发送信号。 [0067] 模式10 [0068] 优选地，在半导体装置中，遵照串行ATA标准来发送和接收接收信号。 [0069] 模式11 [0070] 提供根据上述第二方面的接收器。 [0071] 模式12 [0072] 提供根据上述第三方面的发送器。 [0073] 模式13 [0074] 提供根据上述第四方面的收发器。 [0075] 模式14 [0076] 提供根据上述第五方面的通信系统。 [0077] 在下文中，将参照附图来详细描述本发明的具体实施例。 [0078] 第一实施例 [0079] 以下将参照附图来详细描述本发明的第一实施例。图3示出了根据本发明的第一实施例的通信系统的示例。 [0080] 图3中所示的通信系统包括主机1和装置(半导体装置)2。主机1和装置2使用串行数字传输系统实现双向通信。主机1产生在使用高精度时钟产生源的数据发送中使用的时钟信号，并且将叠加了时钟信号的数据发送至装置2。 [0081] 此外，主机1使用SSCG电路扩展当发送数据时使用的时钟信号的频谱(变化时钟信号频率)。另一方面，装置2使用与由主机1所用的时钟信号相比精度较低的时钟产生源来产生发送时钟信号(等同于前述的操作时钟信号)以用于与主机1交换数据。 [0082] 可以考虑的是使用晶体振荡器以产生由主机1所用的高精度时钟信号，而使用陶瓷振荡器产生由装置2所用的低精度时钟信号。陶瓷振荡器精度低，但是具有成本优势。如上所述，主机1和装置2形成双向通信。在下文中，为了方面描述，由装置2所接收到的信号将被标记为“RX”，而从装置2输出的信号将被标记为“TX”。 [0083] 在与装置2的交换数据中，主机1使用在日本未审查专利公开号2011-041121中所公开的SSCG电路扩展例如使用晶体振荡器产生的高精度时钟信号的频谱。 [0084] 在下文中，将对于其结构和操作来描述装置2。 [0085] 图4示出了图3中所示装置2的示例内部配置。 [0086] 装置2包括接收电路10、参考信号产生器11、PLL(锁相环)电路12、时钟和数据恢复电路(例如数字CDR)13、频率误差调整器14、串并转换器15、串行化器16、发送电路17、MUX电路18、SSCG电路19、和非易失性存储器20。 [0087] 在装置2中，接收系统电路包括接收电路10、数字CDR13和串并转换器15。发送系统电路包括串行化器16和发送电路17。 [0088] 接收电路10用作输入缓冲器。接收电路10接收接收信号RXin并且将接收信号作为接收数据RD输送至后级电路。存在如下情形，其中接收电路10包括用于校正发送通路的频率特性的均衡器电路。 [0089] 参考信号产生器11与陶瓷振荡器一起构成了振荡器电路，并且基于由陶瓷振荡器产生的振荡信号OSC来产生参考时钟信号Fsrc。 [0090] PLL电路12接收从频率误差调整器14输出的频率调整信号Fadj或者从SSCG电路19输出的SSC控制信号Sadj。MUX电路18在待输入至PLL电路的频率调整信号Fadj和SSC控制信号Sadj之间切换。PLL电路12基于频率调整信号Fadj或者SSC控制信号Sadj来控制分频比率，并且产生发送时钟信号CLK。发送时钟信号CLK输出至数字CDR13和串行化器16。 [0091] 在本实施例中用作时钟和数据恢复电路13的数字CDR13接收接收数据RD和发送时钟信号CLK。数字CDR13包括用于处理二进制信息的逻辑电路，并且输出表示二进制信息的数字信号。数字CDR13产生指示了在从发送时钟信号CLK产生的接收时钟信号RCLK与接收数据RD之间的相位延迟或者超前的相位差值信号。数字CDR13包括相位跟踪回路以及频率跟踪回路，相位跟踪回路执行控制以使得接收时钟信号RCLK的相位跟踪接收数据RD的相位，而频率跟踪环执行控制以使得接收时钟信号RCLK的频率跟踪接收数据RD的频率。数字CDR13从接收数据RD提取数据信号Sout以及对应于数据信号Sout的同步时钟信号SCLK，并且控制接收时钟信号RCLK的相位和频率。 [0092] 频率误差调整器14基于频率差值信号FP产生频率调整信号Fadj。频率误差调整器14也增大或者减小由基于频率差值信号FP的频率调整信号Fadj指示的值。基于频率误差调整使能信号Adjen来激活或者停用频率误差调整器14。 [0093] 随后将描述数字CDR13、频率误差调整器14和PLL电路12的细节。 [0094] 串并转换器15基于同步时钟信号SCLK将作为串行数据输入的数据信号Sout转换为并行数据。从串并转换器15输出作为并行数据的数据信号将被标记为“Pout”。 [0095] 串行化器16基于发送时钟信号CLK将作为并行数据给定的数据信号Pin转换成串行数据。串行化的发送数据被标记为“TD”。发送电路17是输出缓冲器。发送电路17功率放大发送数据TD并且将获得的数据作为发送信号TXout输出。 [0096] MUX电路18基于频率误差调整使能信号Adjen将频率调整信号Fadj和SSC控制信号Sadj的任一个输出至PLL电路12。 [0097] SSCG电路19通过使用例如日本未审查专利公开号2011-041121中公开的Δ∑调制器来控制PLL电路12的分频比率以实现SSC。由SSCG电路19产生的SSC控制信号Sadj输出至MUX电路18。基于SSCG使能信号Sscen来激活或者停用SSCG电路19。 [0098] 非易失性存储器20存储当激活负载信号时输入的频率调整信号Fadj。存储在非易失性存储器20中的频率调整信号Fadj可以从SSCG电路19作为频率调整信号Madj读出。 [0099] 本实施例的装置2使用与发送时钟信号同步的数据信号来执行通信。当单频信号用作发送时钟信号时，不必要的辐射的峰值增加，从而降低EMI(电磁干扰)特性。根据本实施例的装置2可以接收SSC已作为发送时钟信号施加至的数据信号。因此，需要包含在装置2中的数字CDR13以使得同步时钟信号SCLK的频率跟踪由频谱扩展引起的变化。数字CDR13具有用于跟踪操作的频率跟踪回路。基于由数字CDR13产生的信号，装置2控制PLL电路12以控制发送时钟信号CLK的频率。 [0100] 以下将详细描述数字CDR13的配置。 [0101] 图5示出了数字CDR13和频率误差调整器14的示例内部配置。 [0102] 数字CDR13包括相位检测器21、第一积分器22、第二积分器23、图案产生器24、混频器25和相位内插器26。 [0103] 在数字CDR13中，相位跟踪回路包括相位检测器21、第一积分器22、混频器25和相位内插器26。此外，在数字CDR13中，频率跟踪回路包括相位检测器21、第一积分器22、第二积分器23、图案产生器24、混频器25和相位内插器26。来自第二积分器23的输出用作频率差值信号FP。 [0104] 相位检测器21检测在接收时钟信号RCLK和接收数据RD之间的相位差值，并且更新由相位差值信号所指示的极值。相位检测器21输出作为同步时钟信号SCLK的接收时钟信号RCLK，并且从接收数据RD提取数据信号Sout。为了更具体，用作同步时钟信号SCLK的接收时钟信号RCLK被输入至相位检测器21。接收时钟信号RCLK包含第一接收时钟信号RCLK1和第二接收时钟信号RCLK3。第二接收时钟信号RCLK3与第一接收时钟信号RCLK1在相位上相差180°。相位检测器21将向上信号UP1以及向下信号DOWN1作为相位差值信号输出。当同步时钟信号SCLK(例如，第一接收时钟信号RCLK1)在相位上位于接收数据RD之后时，相位检测器 21将向上信号UP1设置为第一逻辑电平(例如，高电平)并且将向下信号DOWN1设置为第二逻辑电平(例如，低电平)。当同步时钟信号SCLK在相位上位于接收数据RD之前时，相位检测器 21将向上信号UP1设置为低电平并且将向下信号DOWN1设置为高电平。 [0105] 图6示出了相位检测器21的框图。如图6中所示，相位检测器21仅包括逻辑电路。图6中所示的配置是示例，其中使用双相1.5GHz时钟信号接收1.5Gbps数据。相位检测器21包括第一触发器41、第二触发器42、第三触发器43、锁存器44、第一异或电路(XOR)45、第二异或电路(XOR)46、第一多路分解器(DEMUX电路)47、第二多路分解器(DEMUX电路)48、第一OR电路49、第二OR电路50、第一反相器51、第二反相器52、第一AND电路53、和第二AND电路54。 [0106] 第一触发器41接收输入至其数据输入端的接收数据RD以及输入至其时钟端的接收时钟信号RCLK1。第一触发器41是边沿触发的触发器。第二触发器42接收输入至其数据输入端的接收数据RD以及输入至其时钟端的与接收时钟信号RCLK1反相的接收时钟信号RCLK3。第三触发器43接收从第一触发器41输出并且输入其数据输入端的输出q1以及输入至其时钟端的接收时钟信号RCLK1。锁存器44接收从第二触发器42输出并且输入至其数据输入端的输出q3以及输入至其时钟端的接收时钟信号RCLK1。锁存器44是通过锁存器(through latch)。 [0107] 第一异或电路(XOR)45接收来自第一触发器41的输出q1和来自锁存器44的输出q31。第二异或电路(XOR)46接收来自第三触发器43的输出q11和来自锁存器44的输出q31。第一多路分解器(DEMUX电路)47和第二多路分解器(DEMUX电路)48分别接收第一异或电路(XOR)45和第二异或电路(XOR)46的输出，并且分别将接收到的数据作为并行数据输出。第一OR电路49获得第一多路分解器47的输出的逻辑和。第二OR电路50获得第二多路分解器48的输出的逻辑和。第一反相器51翻转第一OR电路49的输出并且将反相的输出输出至第二AND电路54。第二反相器52翻转第二OR电路50的输出并且将反相的输出输出至第一AND电路 53。第一AND电路53获得第一OR电路49的输出与第二OR电路50的经由第二反相器52输出的经反相的输出的逻辑积。第二AND电路54获得第二OR电路50的输出与第一OR电路49的经由第一反相器51输出的经反相的输出的逻辑积。第一触发器41的输出q1作为数据信号Sout输出。接收时钟信号RCLK1作为同步时钟信号SCLK输出。 [0108] 当接收数据RD在接收时钟信号RCLK1的上升和接收时钟信号RCLK3的上升之间改变时，如上所述配置的相位检测器21将向上信号UP1设置为高电平并且将向下信号DOWN1设置为低电平。另一方面，当接收数据RD在接收时钟信号RCLK3的上升和接收时钟信号RCLK1的上升之间变化时，相位检测器21将向上信号UP1设置为低电平并且将向下信号DOWN1设置为高电平。在每个多路分解器提供两个并行输出的情形下，供应至在相位检测器21之后级中的电路的时钟信号(未示出)的频率是输入至相位检测器21的接收时钟信号的频率的一半。 [0109] 以下将描述相位检测器21之后级中的电路。第一积分器22基于相位差值信号(例如，向上信号UP1和向下信号DOWN1)增加/减小第一计数值，并且当第一计数值达到预定值时，输出向上信号UP2或者向下信号DOWN2。也即，第一积分器22对由相位差值信号指示的极值进行积分。注意，向上信号UP2是第一向上信号，并且向下信号DOWN2是第一向下信号。 [0110] 具体地，向上/向下计数器用作第一积分器22。第一积分器22具有设置在其中的上限计数值和下限计数值。当向上信号UP1处于高电平时，第一积分器22基于时钟信号增加第一计数值。当向下信号DOWN1处于高电平时，第一积分器22基于时钟信号减少第一计数值。当第一计数值达到上限值时，第一积分器22将向上信号UP2设置为高电平。当第一计数值达到下限值时，第一积分器22将向下信号DOWN2设置为高电平。 [0111] 第二积分器23基于向上信号UP2和向下信号DOWN2增加/减小计数值，并且将计数值作为频率差值信号FP输出。具体地，第二积分器23包括向上/向下计数器。当向上信号UP1处于高电平时，第二积分器23基于时钟信号增加第二计数值。当向下信号DOWN1处于高电平时，第二积分器23基于时钟信号减小第二计数值。第二积分器23将第二计数值作为频率差值信号FP输出。在本实施例中，第二积分器23具有如下配置，在其中通过积分向上信号UP2和向下信号DOWN2来产生中频差值信号并且基于中频差值信号增加/减小第二计数值。 [0112] 图案产生器24基于频率差值信号FP以预定时间间隔产生向上信号UP3和向下信号DOWN3。向上信号UP3是第二向上信号。向下信号DOWN3是第二向下信号。 [0113] 图7是示出了第二积分器23和图案产生器24的详细框图。将参照图7详细描述第二积分器23和图案产生器24。如图7中所示，第二积分器23具有向上/向下计数器61和向上/向下计数器62。图案产生器24具有计数器63和解码器64。 [0114] 向上/向下计数器61具有设置在其中的上限计数值和下限计数值。当向上信号UP2处于高电平时，向上/向下计数器61基于时钟信号增加积分值。当向下信号DOWN2处于高电平时，向上/向下计数器61基于时钟信号减小积分值。当积分值达到上限计数值时，向上/向下计数器61将向上信号UP2a设置为高电平。当积分值达到下限计数值时，向上/向下计数器61将向下信号DOWN2a设置为高电平。 [0115] 具有设置为5位的计数宽度的向上/向下计数器62输出在-31至+31的范围内的第二计数值。第二计数值用作频率差值信号FP。当向上信号UP2a处于高电平时，向上/向下计数器62基于时钟信号增加第二计数值。当向下信号DOWN2a处于高电平时，向上/向下计数器62基于时钟信号减小第二计数值。 [0116] 计数器63计数时钟脉冲。当计数器63具有5位计数宽度时，计数器63输出在0至31的范围内的计数值。计数器63循环地输出计数0至31。 [0117] 解码器64基于由频率差值信号FP所指示的值以及从计数器63输出的计数值来确定向上信号UP3和向下信号DOWN3的逻辑值。注意，当向上信号UP2a是1或者向下信号DOWN2是1连续出现更多次时，在接收数据RD和发送时钟信号CLK之间的频率差值更大。解码器64基于频率差值信号FP和计数器63的计数值以与在接收数据RD和发送时钟信号CLK之间的频率差值的幅度成比例的频率输出向上信号UP3＝1或者向下信号DOWN3＝1。例如，基于真值表来执行该处理，真值表例如包含对应于向上/向下信号UP2a/DOWN2a的组合的计数器63的计数值和输出值(UP4/DOWN4)。 [0118] 混频器25基于向上信号UP2和向下信号DOWN2并且也基于向上信号UP3和向下信号DOWN3来产生相位选择信号。相位选择信号包含向上信号UP4和向下信号DOWN4。相位内插器26通过内插发送时钟信号的相位来输出对应于由作为接收时钟信号RCLK的相位选择信号指定的相位的时钟信号。在本实施例中，相位检测器21使用在相位上相互相差180°的两个时钟信号作为接收时钟信号，从而使得从相位内插器26输出的接收时钟信号RCLK包含两个信号。可以根据相位检测器21的配置来调整作为接收时钟信号RCLK输出的时钟信号数目以及它们之间的相位差值。 [0119] 接着将描述频率误差调整器14。如图5中所示，频率误差调整器14包括加法器31、延迟电路32、乘法器33和开关34。加法器31将由从延迟电路32输出的数据所指示的值与由频率差值信号FP所指示的值相加，并且输出求和至乘法器33。延迟电路32接收加法器31的输出信号，并且在将所接收到的信号延迟一个时钟之后输出所接收到的信号给加法器31。乘法器33将由加法器31的输出信号所指示的值乘以由从外部接收到的增益信号所指示的值，并且因此调整在加法器31的输出信号与接收时钟频率的校正度之间的关系。乘法器33的输出信号用作频率调整信号Fadj。也即，在频率误差调整器14中，由频率调整信号Fadj指示的值通过从开始操作时起对由频率差值信号FP指示的值进行积分来增大或者减小。在加法器31之前提供开关34。开关34根据频率误差调整使能信号Adjen在传导状态和非传导状态之间切换。更具体地，当频率误差调整使能信号Adjen有效时，开关34允许供应频率差值信号FP至加法器以激活频率误差调整器14。当频率误差调整使能信号Adjen非有效时，开关 34不允许供应频率差值信号FP至加法器31，从而使得频率误差调整器14停用。 [0120] PLL电路12包括反馈电路并且通过使用反馈电路倍增参考时钟信号Fsrc来产生发送时钟信号CLK。PLL电路12通过使用频率调整信号Fadj或SSC控制信号Sadj来调整在反馈电路中提供的分频器的分频比率从而控制发送时钟信号CLK的频率。 [0121] 在下文中，将描述装置2的操作。 [0122] 装置2具有两个操作模式，正常操作模式和校正模式。 [0123] 在正常操作模式下，装置2与主机1交换数据。正常操作模式包括四个情形：SSC施加至接收数据RD和发送数据TD；SSC仅施加至发送数据TD；SSC既不施加至接收数据RD也不施加至发送数据TD；以及SSC仅施加至接收数据RD。 [0124] 例如，当扩展叠加在从主机1发送的数据(接收数据RD)上的时钟信号的频谱(也即SSC施加至接收数据RD)时，SSC被施加至接收数据RD和发送数据TD的情形出现，而在装置2侧，使得发送时钟信号CLK跟踪从已施加了SSC的接收数据RD再现的接收时钟信号RCLK。在此情形下，既不使用SSCG电路19也不使用存储在非易失性存储器20中的数据。也即，当SSC施加至接收数据RD时，SSC不可避免地施加至发送数据TD。 [0125] 当SSC仅施加至发送数据TD时，使用SSCG电路19和存储在非易失性存储器20中的数据。在此情形下，在校正模式下产生将要存储在非易失性存储器20中的数据。 [0126] 在校正模式下，叠加有其频谱尚未被扩展的时钟信号的接收信号RXin从主机1或者时钟产生器被输入至装置2，并且引起接收信号RXin和发送时钟信号CLK的频率相互符合的频率调整信号Fadj的值被存储在非易失性存储器20中。存储在非易失性存储器20中的频率调整信号Fadj的值被用作频率调整值Nadj。 [0127] 当SSC仅施加至发送数据TD时，SSCG电路19使用存储在非易失性存储器20中的频率调整值Nadj来控制PLL电路12的分频比率。也即，当SSC仅施加至发送数据TD时，接收数据RD不经受SSC，从而使得，在PLL电路12中，无法使得发送时钟信号CLK跟踪接收时钟信号RCLK。因此，在校正模式下指定使得发送时钟信号CLK跟踪接收时钟信号RCLK所需的频率调整信号Fadj，并且所指定的频率调整信号Fadj存储在非易失性存储器20中。随后，在正常操作模式下，PLL电路12不使得发送时钟信号CLK跟踪接收时钟信号RCLK并且SSCG电路19基于在校正模式下存储在非易失性存储器20中的信息(频率调整值Nadj)扩展发送时钟信号CLK的频谱。这使得可以施加SSC至发送时钟信号CLK，同时校正在接收时钟信号RCLK和发送时钟信号CLK之间的频率误差。 [0128] 例如，当接收时钟信号RCLK尚未经受SSC时，SSC既不施加至接收数据RD也不施加至发送数据TD，在装置2中SSCG电路19不操作。 [0129] 例如，当接收时钟信号RCLK已经受SSC时，SSC仅施加至接收数据RD，发送数据TD不经受SSC。也即，在装置2中SSCG电路19不操作。 [0130] 下面将详述以上操作情形。 [0131] 首先，将描述SSC施加至接收数据RD以及发送数据TD的情形。 [0132] 在该情形下，PLL电路12、数字CDR13和频率误差调整器14操作以使得发送时钟信号CLK跟踪已施加SSC的接收数据RD。因为在主机1侧SSC施加至接收数据RD，因此SSC施加至发送数据TD而无需在装置2侧再次施加SSC。 [0133] 在下文中，将描述PLL电路12、数字CDR13和频率误差调整器14的操作。在数字CDR13中，相位检测器21比较接收数据RD和接收时钟信号RCLK的相位。接收时钟信号RCLK包含多个时钟信号，其中之一用作同步时钟信号SCLK。相位检测器21输出向上信号UP1和向下信号DOWN1，其指示同步时钟信号SCLK在相位上是否位于接收数据RD之后或者之前。 [0134] 在第一积分器22处平均化向上信号UP1和向下信号DOWN1。第一积分器22基于平均处理来输出向上信号UP2和向下信号DOWN2。向上信号UP2和向下信号DOWN2输入至混频器25。混频器25通过基于向上信号UP2和向下信号DOWN2控制向上信号UP4和向下信号DOWN4来校正接收时钟信号RCLK的相位。以此方式，数字CDR13执行相位控制以便使得接收时钟信号RCLK的相位更为靠近接收数据RD的相位。 [0135] 此外，当接收数据RD和接收时钟信号RCLK频率相互不同时，也即当接收数据RD和发送时钟信号CLK频率相互不同时，数字CDR13基于频率差值信号FP来校正频率差值。 [0136] 当接收数据RD的频率低于接收时钟信号RCLK的频率时，数字CDR13通过由相位内插器26所使用的时钟选择方法来降低接收时钟信号RCLK的频率。此外，频率误差调整器14和PLL电路12基于由数字CDR13所输出的频率差值信号FP来降低发送时钟信号CLK的频率。 [0137] 在此情形下，相位检测器21检测到接收时钟信号RCLK的相位超前接收数据RD的相位，并且将向下信号DOWN1设置为高电平。当重复接收到向下信号DOWN1时，第一积分器22将向下信号DOWN2设置为高电平。基于向下信号DOWN2，在相位内插器26中延迟所接收到的时钟信号RCLK的相位。当以此方式执行相位控制处理不使得向下信号DOWN1改变至低电平时，向下信号DOWN2的处于高电平的时间段延长，从而使得由第二积分器23中产生的频率差值信号FP所指示的值降低。 [0138] 当由频率差值信号FP所指示的值较小时图案产生器24更频繁地将向下信号DOWN3设置为高电平，并且当由频率差值信号FP所指示的值较大时更频繁地将向上信号UP3设置为高电平。也即，当在相位检测器21中向下信号DOWN1处于高电平达较长时间段时，使得从图案产生器24输出的向下信号DOWN3保持在高电平达较长时间段。当向下信号DOWN2和DOWN3均设置为高电平时，混频器25设置向下信号DOWN4为高电平。这实际上降低了从相位内插器26输出的接收时钟信号RCLK的频率。当接收数据RD和接收时钟信号RCLK的频率变得相互靠近(或者变得相等)时，从相位检测器21输出的向上信号UP1和向下信号DOWN1保持在高电平的时间段变得几乎相等。这稳定了接收时钟信号RCLK的频率。 [0139] 当由频率差值信号FP所指示的值变得较小时，由频率误差调整器14产生的频率调整信号Fadj所指示的值也变得较小。这使得PLL电路12降低包含在其中的分频器的分频比率，以因而降低发送时钟信号CLK的频率。当发送时钟信号CLK的频率降低时，通过内插发送时钟信号CLK产生的接收时钟信号RCLK的频率也降低。 [0140] 当接收数据RD的频率高于接收时钟信号RCLK的频率时，相位检测器21检测到接收时钟信号RCLK在相位上位于接收数据RD之后并且将向上信号UP1设置为高电平。结果，当重复接收到向上信号UP1时，第一积分器22将向上信号UP2设置为高电平。基于向上信号UP2，相位内插器26提前接收时钟信号RCLK的相位。当以此方式执行相位控制处理不使得向上信号UP1改变至低电平时，向上信号UP2处于高电平的时间段延长，从而使得由在第二积分器23中产生的频率差值信号FP所指示的值增大。 [0141] 当由频率差值信号FP所指示的值较大时，图案产生器24使得向上信号UP3处于高电平的时间段较长。当向上信号UP2和向上信号UP3均设置为高电平时，混频器25将向上信号UP4设置为高电平。这实际上增大了从相位内插器26输出的接收时钟信号RCLK的频率。当接收数据RD和接收时钟信号RCLK的频率相互靠近(或者变得相等)时，从相位检测器21分别输出的向上信号UP1和向下信号DOWN1保持在高电平的时间段变得几乎相等。这稳定了接收时钟信号RCLK的频率。 [0142] 当由频率差值信号FP所指示的值变得较大时，由频率误差调整器14产生的频率调整信号Fadj所指示的值也变得较大。这使得PLL电路12提高了包含在其中的分频器的分频比率，以因而增大发送时钟信号CLK的频率。当发送时钟信号CLK的频率增大时，通过内插发送时钟信号CLK产生的接收时钟信号RCLK的频率也增大。 [0143] 已描述了在SSC均施加至接收数据RD和发送数据TD两者的情形下执行的装置2的操作。通过上述操作可见，当SSC施加至接收数据RD时，接收时钟信号RCLK的频率变化。当PLL电路12操作以使得发送时钟信号CLK跟踪频率变化的接收时钟信号RCLK时，SSC也施加至发送数据TD。然而，如果SSC不施加至接收数据RD，则SSC不施加至发送数据TD。 [0144] 因此，SSCG电路19用于即使当SSC未施加至接收数据RD时也允许SSC施加至发送数据TD。 [0145] 接着，将描述在校正模式下的操作。 [0146] 图8是在校正模式下的操作的示例的流程图。 [0147] 在步骤S01处，例如，通过耦合至装置2的CPU(中央处理单元)激活频率误差调整使能信号Adjen(例如，设置为高电平)，并且停用SSCG使能信号Sscen(例如，设置为低电平)。 [0148] 当激活频率误差调整使能信号Adjen并且停用SSCG使能信号Sscen时，装置2开始与当如上所述地施加SSC至接收数据RD和发送数据TD两者时所执行的操作相似的操作。 [0149] 也即，参考信号产生器11基于由外部陶瓷振荡器产生的时钟信号OSC而产生参考时钟信号Fsrc。PLL电路12输出通过倍增参考时钟信号Fsrc产生的发送时钟信号CLK。另一方面，其中未施加SSC的接收电路10接收具有充分高精度的接收信号RXin并且将所接收到的信号作为接收数据RD输出至数字CDR13。数字CDR13将频率差值信号FP输出至频率误差调整器14。频率误差调整器14对频率差值信号FP积分，并且将经积分的信号作为频率调整信号Fadj输出(反馈)至PLL电路12。PLL电路12基于频率调整信号Fadj控制分频比率。更具体地，PLL电路12在将发送时钟信号CLK偏移对应于频率调整信号Fadj的频率之后输出发送时钟信号CLK。 [0150] 在步骤S02处，在步骤S01中产生的状态维持一定量时间。也即，确保接收数据RD和发送时钟信号CLK频率彼此相符之前所需的时间。 [0151] 图9示出了在校正模式下所使用的控制信号和所交换的发送/接收数据的示例。 [0152] 如图9中所示，紧接着在校正模式下开始操作以后，接收数据RD和发送数据TD在频率上彼此并不相符，并且频率调整信号Fadj大范围变化。然而，当在接收数据RD和发送数据TD之间的频率误差减少至一定范围内时，频率调整信号Fadj停止改变(在时间t1处)。使得频率调整信号Fadj在时间t1之后的值为频率调整值Nadj。步骤S01中产生的状态维持直至时间t2，也即直到时间t1加上空白区。以此方式，安全地收敛了在接收数据RD和发送数据TD之间的频率误差。 [0153] 在步骤S03中，在经过一定量时间之后，例如通过CPU激活负载信号。在具有激活的负载信号的非易失性存储器20中，存储当前频率调整值Nadj(步骤S04)。如上所述地执行在校正模式下的操作。 [0154] 接着，将描述在正常模式下执行操作以仅施加SSC至发送数据TD。 [0155] 图10示出了在正常操作模式下所使用的控制信号和所交换的发送/接收数据的示例。 [0156] 在该情形下，频率误差调整使能信号Adjen停用(例如，设置为低电平)。此时，激活SSCG使能信号Sscen(例如，设置为高电平)。 [0157] 当激活SSCG使能信号时，SSCG电路19读取存储在非易失性存储器20中的频率调整值Nadj。当已经读取频率调整值Nadj时，SSCG电路19产生由对应于频率调整值Nadj的频率所调整的SSC控制信号Sadj。PLL电路12基于SSC控制信号Sadj改变分频比率并且输出发送时钟信号CLK。 [0158] 无论出于任何原因，都可能存在SSC未施加至发送数据TD的情形。当SSC既不施加至接收数据RD也不施加至发送数据TD时以及当仅施加SSC至接收数据RD时，出现这些情形。 [0159] 当SSC既不施加至接收数据RD也不施加至发送数据TD时，SSCG使能信号Sscen停用。注意，当通过稍后描述的方法在装置2中识别到SSC尚未施加至接收数据RD时，可以通过激活频率误差调整使能信号Adjen使得发送时钟信号CLK跟踪PLL电路12中的接收时钟信号RCLK。备选地，可以使用在校正模式下确定并且存储在非易失性存储器20中的频率调整值Nadj来产生发送时钟信号(在此情形下，不激活频率误差调整使能信号Adjen)。此外，在此情形中，因为SSC未施加至发送数据TD，因此必须停用SSCG使能信号Sscen。 [0160] 当SSC仅施加至接收数据RD时，频率误差调整使能信号Adjen和SSCG使能信号Sscen均保持无效。在此情形下，在SSC施加至接收数据RD的情形下，频率误差调整使能信号Adjen保持无效以使得发送时钟信号CLK不跟踪接收时钟信号RCLK。这是因为使得发送时钟信号CLK跟踪接收时钟信号RCLK导致使得SSC施加至发送数据TD。此外，SSCG使能信号Sscen也保持无效以不允许SSC在装置2侧上施加(参见图11)。注意，频率误差调整使能信号Adjen和SSCG使能信号Sscen两者均保持无效，使其可以避免取决于接收数据RD而不使SSC施加至发送数据TD。 [0161] 在SSC已施加至接收数据RD的情形下，不期望再次施加SSC至发送数据TD。因为这样做使得发送数据TD的调制(扩展)宽度太大。因此，应当可以在装置2侧确定SSC是否已施加至接收数据RD。作为使能这样的确定的机制，可以在主机1侧上的接收数据RD中包括SSC是否已施加至接收数据RD的报告，从而使得在装置2侧可以基于接收数据RD确定SSC是否已施加至接收数据RD。 [0162] 或备选地，主机1和装置2可以经由特定信号线耦合，并且可以借由端口状态来报告SSC是否已施加。 [0163] 如上所述，在基于在接收数据RD和发送时钟信号CLK之间的频率误差产生发送时钟信号CLK的装置中，在校正模式下操作期间获得的频率调整值Nadj存储在非易失性存储器20中，并且在SSC尚未施加至接收数据RD的情形下，使用存储在非易失性存储器20中的频率调整值Nadj来将SSC施加至发送数据TD。这使得即使在例如低精度陶瓷振荡器用于产生发送时钟信号CLK的情形下也可以产生具有高精度的发送时钟信号CLK并且施加SSC至发送数据TD。此外，通过使得发送时钟信号CLK不跟踪接收时钟信号RCLK(频率误差调整使能信号Adjen保持无效)并且停用SSC电路19(SSCG使能信号Sscen保持无效)，无论SSC是否已施加至接收数据RD，均可以不施加SSC至发送数据TD。也即，可以任意选择是否施加SSC至发送数据TD。 [0164] 注意，本发明的发明人也已提交了日本专利申请2010-190686，其公开了一种用于在时钟和数据恢复电路中基于zai接收数据和操作时钟信号之间的频率误差以高速校正发送时钟信号的频率的技术，并且日本专利申请2010-190686的公开内容在此通过引用整体并入本文。 [0165] 第二实施例 [0166] 以下将参照附图来详述本发明的第二实施例。 [0167] 图12示出了根据本发明的第二实施例的装置3的示例内部配置。在图12中，与图3中所示的相同的那些构成元件以与图3中所使用的那些相同的参考数字和标记来表示，并且在下文中将省略对于它们的描述。 [0168] 装置3不同于装置2之处在于，在装置3中，频率误差调整器14a输出在预定时间段期间观察到的频率调整信号Fadj的最大值(Fadj_max)和最小值(Fadj_min)。 [0169] 当装置3在校正模式下而接收数据RD和发送时钟信号CLK频率几乎相同时，频率调整信号Fadj的变化是小的，从而使得获得稳定输出。结果，在预定时间段期间观察到的频率调整信号Fadj的最大值Fadj_max和最小值Fadj_min之间的差值变得几乎为0。 [0170] 图13是装置3在校正模式下的操作的示例的流程图。 [0171] 在根据本实施例的装置3中，确定在最大值Fadj_max和最小值Fadj_min之间的差值是否小于预定的阈值TH(步骤S12)。当差值小于阈值时，例如，通过控制装置3的CPU激活负载信号(步骤S13)并且将频率调整信号Fadj的当前值存储在非易失性存储器中(步骤S14)。 [0172] 图14示出了在校正模式下使用的控制信号和交换的发送/接收数据的示例。 [0173] 在根据第一实施例的装置2中，在确保用于允许收敛在接收数据RD和发送数据TD之间的频率误差的充足时间段之后(在图9中所示的时间t2处)激活负载信号。 [0174] 在根据本实施例的装置3中，在最大值Fadj_max与最小值Fadj_min之间的差值减小至预定范围内之后(在图14中所示的时间t3处)激活负载信号。这减小了在校正模式下操作所用的时间。 [0175] 第三实施例 [0176] 以下将参照附图详述本发明的第三实施例。 [0177] 在第三实施例中，在第一实施例和第二实施例中所使用的装置2和装置3包含在具有串行ATA接口的接收器、发送器、或者收发器中。 [0178] 如上所述，存在在使用串行数字传输系统的接收器中使用价格低廉陶瓷振荡器以产生参考时钟信号的情形。然而，陶瓷振荡器与晶体振荡器相比振荡精度低，并且各个振荡器之间的振荡频率稍微不同(也即它们显示出初始偏移)。它们的振荡频率也根据其中环境温度改变和随时间改变而变化。 [0179] 可以通过如结合第一实施例和第二实施例所述地使用频率调整信号Fadj来控制PLL电路12的分频比率的方法来校正陶瓷振荡器的初始偏移。 [0180] 根据串行ATA接口标准，定义了施加SSC所需的频率精度。更具体地，当施加SSC时，频率误差必须在+350至-5350ppm的范围内。 [0181] 陶瓷振荡器的初始偏移被视作可以通过使用频率调整信号Fadj控制PLL电路12的分频比率而可校正至标准的中心值。因此，如果因振荡器中环境温度改变和随时间的改变所导致的陶瓷振荡器的频率误差可减低至由串行ATA接口标准所定义的频率精度内，则这将是令人满意的。 [0182] 也即，即使陶瓷振荡器具有由温度改变等引起的频率误差，SSCG电路也被陶瓷振荡器的频率误差所控制，该陶瓷振荡器的频率误差被限制在基于串行ATA接口标准的可允许范围内。 [0183] 图15是示出了基于串行ATA接口的示例频率偏移的示图。 [0184] 如上所述，串行ATA接口标准规定，当施加SSC时，频率误差位于+350至-5350ppm范围内。SSCG电路19的规范和陶瓷振荡器因温度改变等导致的频率误差如下所示。关于这一点的下文描述是基于如下假设：用于校正装置2和校正装置3的主装置具有±350ppm的频率精度，并且数字CDR13和频率误差校正器14具有±50ppm的频率检测精度。 [0185] 基于以上假设，即使对于将在SSCG电路19中执行的SSC而言，当调制度和最大频率偏移被分别限定为-2500ppm和-1250ppm时，对于陶瓷振荡器而言，由温度改变等导致的1200ppm的频率误差也是可允许的。 [0186] 因此，可以使用频率调整信号Fadj校正陶瓷振荡器的初始偏移，从而使得在设计SSCG电路19时仅需要考虑温度改变等。这使得设计陶瓷振荡器极其容易。因此，廉价的陶瓷振荡器可以运用于包含装置2或者装置3的接收器、发送器、或者收发器，从而实现成本削减。 [0187] 第四实施例 [0188] 以下将参照附图详述本发明的第四实施例。 [0189] 在描述第一实施例中，已描述了用于在装置2侧确定在主机1侧是否已施加SSC至发送数据(如在装置2侧所见的接收数据)的方法。在第四实施例中，使用装置4，其可以如下所述通过不同于在第一实施例中所用的方法来确定在主机1中是否已施加SSC。 [0190] 图16示出了根据第四实施例的装置4的示例内部配置。在图16中，与图12中所示的那些相同的构成元件由与图12中所用的那些相同的参考数字和标记来表示，并且在下文中省略它们的描述。 [0191] 装置4不同于装置3之处在于，在装置4中，计算从频率误差调整器14b输出的频率调整信号Fadj的平均值Fadj_ave。 [0192] 在本实施例的装置4中，在开始数据接收之后经过充足的时间量之后，基于频率调整信号Fadj的最大值Fadj_max和最小值Fadj_min来确定SSC是否已施加至从主机1发送的数据(如在装置4侧所见的接收数据)。 [0193] 取决于确定的结果，确定是否激活装置4的SSCG电路19。通过确定，当初始激活装置4时(当其被供电时)，不论SSC是否已施加至从主机1发送的数据，都可以吸收由陶瓷振荡器中随时间的改变导致的频率误差。 [0194] 图17是装置4的初始激活的示例的流程图。 [0195] 在装置4中，在开始接收数据之后(步骤S21)，计算在频率调整信号Fadj的最大值Fadj_max和最小值Fadj-min之间的差值，并且将计算获得的差值与阈值TH比较(步骤S22)。当差值等于或者大于阈值TH时，确定SSC已施加至从主机1发送的数据。 [0196] 图18示出了当初始激活装置4时使用的控制信号和交换的发送/接收数据的示例。 [0197] 如图18中所示，当SSC施加至由主机1发送的数据时，频率调整信号Fadj在一定范围内变化。因此，当在最大值Fadj_max和最小值Fadj_min之间的差值不小于阈值TH时，可以确定SSC已施加至从主机1发送的数据。在此情形下，处理行进至步骤S24。 [0198] 当在最大值Fadj_max和最小值Fadj_min之间的差值小于阈值TH时，确定SSC尚未施加至从主机1发送的数据。 [0199] 图19示出了当初始激活装置4时使用的控制信号和交换的发送/接收数据的示例。 [0200] 当SSC未施加至从主机1发送的数据时，最大值Fadj_max和最小值Fadj_min几乎重合。在此情形下，因此，可以确定SSC尚未施加至主机1侧上，并且处理行进至步骤S25。 [0201] 在步骤S24处，通过例如控制装置4的CPU使SSCG电路19停用(使SSCG使能信号Sscen无效)。在步骤S25处，通过例如控制装置4的CPU激活SSCG电路19(使SSCG使能信号Sscen有效)。 [0202] 不论处理行进通过步骤S24还是行进通过步骤S25，都执行步骤S26以将频率调整信号Fadj的平均值Fadj_ave存储在非易失性存储器20中。在装置4中，当SSC的状态从未被施加改变至已施加时，如下实现SSC的施加。也即，当SSC未施加至从主机1发送的数据时，使用频率调整信号Fadj的平均值Fadj_ave来控制PLL电路12的分频比率，并且当SSC已施加至从主机1发送的数据时，激活频率误差调整使能信号Adjen以使得装置4的发送时钟信号CLK跟踪从主机1发送的数据。以此方式，可以施加SSC至装置4中发送时钟信号CLK，不论SSC是否已施加至从主机1发送的数据。 [0203] 如上所述，当初始激活装置4并且初始建立与主机1的通信时，装置4确定在主机1侧上是否已激活SSC。与此同时，装置4获得当在装置4侧上施加SSC所用的频率调整信号Fadj的平均值Fadi_ave。基于由此获得的信息，在装置4中根据需要改变SSCG电路的设置。当装置4被初始供电时，执行装置4的初始操作，从而使得可以吸收由陶瓷振荡器中的初始偏移或者随时间的改变引起的频率误差。 [0204] 因此，SSCG电路19的控制(设计)仅要求考虑可以由陶瓷振荡器的温度改变导致的频率误差。这导致扩展了SSC的施加范围。 |
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