收发器及其信号转换方法 |
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| 申请号 | CN201010199370.4 | 申请日 | 2010-06-10 | 公开(公告)号 | CN102215040B | 公开(公告)日 | 2014-02-12 |
| 申请人 | 联发科技股份有限公司; | 发明人 | 周家骅; | ||||
| 摘要 | 一种收发器及其 信号 转换方法，其中一种收发器包含： 模数转换 器 ，用于在该收发器的第一操作阶段将模拟 输入信号 转换为数字 输出信号 ，以及在收发器的第二操作阶段将数字输入信号转换为模拟输出信号，该模数转换器包含：嵌入式处理 电路 ，用于在收发器的第一操作阶段，根据该模拟输入信号与 模拟信号 产生数字码及数字输出信号；以及嵌入式 数模转换 单元，耦接于该嵌入式处理电路，该嵌入式数模转换单元用于在该第一操作阶段将该数字码转换为该模拟信号，并用于在该收发器的第二操作阶段将数字输入信号转换为模拟输出信号。本 发明 的优点之一在于可以节省布局面积，并在实现收发功能的前提下降低 硬件 制造成本。 | ||||||
| 权利要求 | 1.一种收发器，其特征在于包含： |
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| 说明书全文 | 收发器及其信号转换方法技术领域[0001] 本发明涉及收发器的相关技术，更具体地，是关于至少一种收发器及其信号转换方法。 背景技术[0002] 在传统基频模数转换(Analog-to-Digital Conversion，ADC)/数模转换(Digital-to-Analog Conversion，DAC)架构中，需要单独的(individual)用于接收阶段的ADC（通常称为RXADC）与用于发送阶段的DAC（通常称为TXDAC）。在时分双工(Time-Domain Duplex，TDD)系统中，由于通信的上行链路(uplink)与下行链路(downlink)相互分离，ADC/DAC架构的RXADC与TXDAC不需要同时运作。 [0003] 图1为传统收发器100的示意图。传统收发器100包含RXADC110与TXDAC120。此处的RXADC110用于将模拟输入信号SAIN转换为数字输出信号SDOUT，以及TXDAC120用于将数字输入信号SDIN转换为模拟输出信号SAOUT。RXADC110可配置为逐次逼近寄存器(Successive-Approximation Register，SAR)式ADC。本领域技术人员能够了解，典型的一种SAR式ADC可通过在模拟输入信号（如SAIN）的所有可能的量化级别(quantization level)中进行二分式查找(binary search)，从而将模拟输入信号（如SAIN）转换为数字码并最终汇聚成为数字输出信号（如SDOUT），此类SAR式ADC又称二分SAR式ADC。由于SAR式ADC的运作为本领域习知技术，因此，简洁起见，此处不再赘述。本领域技术人员能够了解，由于传统收发器100的RXADC110与TXDAC120是相互分离且各自独立的组件，因此，对RXADC110与TXDAC120来说需要单独的DAC单元。 [0004] 然而，DAC单元通常会占据较大的布局面积；此外，当传统收发器100应用于TDD系统中时，RXADC110的DAC单元与TXDAC120的DAC单元不需要同时运作，因此，当发送信号或接收信号时，上述两个DAC单元中的一个是闲置的。因此，考虑到布局面积及硬件制造成本，需要一种新的结构。 发明内容[0005] 有鉴于此，本发明提供至少一种收发器及其信号转换方法。 [0006] 本发明提供一种收发器，包含：模数转换器，用于在该收发器的第一操作阶段将模拟输入信号转换为数字输出信号，以及在所述收发器的第二操作阶段将数字输入信号转换为模拟输出信号，该模数转换器包含：嵌入式处理电路，用于在所述收发器的第一操作阶段，根据该模拟输入信号与模拟信号产生数字码；以及嵌入式数模转换单元，耦接于该嵌入式处理电路，该嵌入式数模转换单元用于在该第一操作阶段将该数字码转换为该模拟信号，其中，所述嵌入式处理电路还用于在所述收发器的第一操作阶段，根据所述模拟输入信号与所述模拟信号产生所述数字输出信号；以及其中，所述嵌入式数模转换单元还用于在该收发器的第二操作阶段将所述数字输入信号转换为所述模拟输出信号。 [0007] 本发明另提供一种信号转换方法，应用于包含模数转换器的收发器，该模数转换器包含嵌入式处理电路及嵌入式数模转换单元，其中，该信号转换方法包含：在所述收发器的第一操作阶段，所述嵌入式处理电路根据模拟输入信号与模拟信号产生数字码；使用该嵌入式数模转换单元将该数字码转换为该模拟信号，其中所述嵌入式处理电路还根据模拟输入信号与所述模拟信号产生数字输出信号；以及在该收发器的第二操作阶段，使用该嵌入式数模转换单元将数字输入信号转换为模拟输出信号。 [0008] 本发明所提供的至少一种收发器及其信号转换方法，其优点之一在于可以节省布局面积，并在实现收发功能的前提下降低硬件制造成本。 [0010] 图1为传统收发器的示意图。 [0011] 图2为根据本发明第一实施例的收发器的示意图。 [0012] 图3为根据本发明第二实施例的收发器的示意图。 [0013] 图4为根据本发明第三实施例的收发器的示意图。 [0014] 图5（包括图5A与图5B）为根据本发明第四实施例的收发器的示意图。 [0015] 图6（包括图6A与图6B）为根据本发明第五实施例的收发器的示意图。 [0016] 图7为根据本发明第六实施例的收发器的示意图。 [0017] 图8为根据本发明一实施例的收发器的信号转换方法流程图。 具体实施方式[0018] 在说明书及权利要求当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。“大致”是指在可接受的误差范围内，所属领域中具有通常知识者能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。说明书后续描述为实施本发明的较佳实施方式，然该描述乃以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附的权利要求所界定者为准。 [0019] 图2为根据本发明第一实施例的收发器200的示意图。收发器200包含ADC210，ADC210用于在收发器200的第一操作阶段将模拟输入信号SAIN转换为数字输出信号SDOUT。如图2所示，ADC210包含嵌入式(embeded)处理电路230及嵌入式DAC单元240，其中，嵌入式处理电路230与嵌入式DAC单元240均位于ADC210的内部。嵌入式处理单元230用于根据模拟输入信号SAIN与模拟信号SA产生数字码D_code。此外，嵌入式DAC单元240耦接于嵌入式处理电路230。需要注意的是，嵌入式DAC单元240用于在收发器200的第一操作阶段将数字码D_code转换为模拟信号SA，并用于在收发器200的第二操作阶段将数字输入信号SDIN转换为DAC输出信号SDAC，其中，DAC输出信号SDAC为一模拟输出信号。 [0020] 请注意，DAC输出信号SDAC在此可与模拟信号SA有关，在一个实施例中，DAC输出信号SDAC与模拟信号SA可以相同。在此条件下，因为DAC输出信号SDAC与模拟信号SA产生于不同的操作阶段，所以二者可共享相同的输出路径；在另一实施例中，可通过调整模拟信号SA来产生DAC输出信号SDAC。例如，DAC输出信号SDAC可为模拟信号SA的倍数(multiple)或重复(duplication)，但本发明并不以此为限。 [0021] 另请注意，收发器200的上述第一操作阶段为接收阶段，收发器200的上述第二阶段为发送阶段。换言之，ADC210可视为一个RXADC，以及DAC220可视为一个TXDAC。此外，收发器200可应用于TDD系统，但本发明的保护范围并不仅限于此。作为结果，收发器200的上行链路与下行链路是分离的，因而收发器200的ADC210与DAC220不需要同时运作。也就是说，嵌入式DAC单元240可在接收阶段用作ADC210的转换组件，也可在发送阶段用作DAC220的转换组件。 [0022] 如图1和图2所示，本领域技术人员可知，通过在接收阶段（即SAIN向SDOUT转换阶段）和发送阶段（即SDIN向SDAC转换阶段）重复使用嵌入式DAC单元240来执行转换，因而省略了原本用于TXDAC120的单独的DAC单元。因此，TXADC的成本及布局面积得以显著减少。 [0023] 图3为根据本发明第二实施例的收发器300的示意图。收发器300包含ADC310及缓冲器260，其中，ADC310也包含嵌入式处理电路330与嵌入式DAC单元240。在本实施例中，ADC310可配置为SAR式ADC。因此，嵌入式处理电路330用于根据模拟输入信号SAIN与模拟信号SA产生数字码D_code。从图3中可见，嵌入式处理电路330进一步包含取样与保持(sampling-and-holding)单元331、加法器332、比较器333及SAR逻辑单元334，其中，取样与保持单元331在图中以“S/H”进行标记，下文简称S/H单元331。S/H单元331用于根据取样频率fs对模拟输入信号SAIN进行取样。加法器332用于对模拟输入信号SAIN与模拟信号SA执行加法（或减法）运算以产生运算结果R1。比较器333用于将运算结果R1与阈值TH进行比较以产生比较结果CR1。SAR逻辑单元334耦接于比较器333，用以根据比较结果CR1提供数字码D_code。 [0024] 此外，缓冲器260可耦接于ADC310的嵌入式DAC单元240，用以对DAC输出信号SDAC进行缓冲以产生缓冲输出信号SBOUT。结果，嵌入式DAC单元240与缓冲器260的组合可作为一个DAC（例如，如图3中的虚线框220所标识的架构），用于在收发器300的第二操作阶段将数字输入信号SDIN转换为缓冲输出信号SBOUT。 [0025] 在本实施例中，收发器300的ADC310可配置为SAR式ADC，但本发明并不以此为限。在其它实施例中，ADC310可配置为连续时间(continuous-time)ADC，例如图7所示的连续时间三角积分(continuous-time sigma-delta)式ADC，或任何类别的配备有嵌入式DAC单元的ADC，均落入本发明所揭露的范围。 [0026] 此外，嵌入式DAC单元240可配置为切换电容式DAC、电阻串(resistor-string)式DAC或所述两类DAC的任意组合。但本发明并不以此为限，嵌入式DAC单元240也可配置为其它类别的DAC单元。需要注意的是，原本用于TXDAC120中的DAC单元可配置为电流导引(current steering)式DAC。若重复使用嵌入式DAC单元240（例如，切换电容式DAC）以取代原本用于TXDAC中的DAC单元（例如，电流导引式DAC），有可能会因两类DAC单元的特性差别而出现毛刺(glitch)的问题。然而，通过增加某些解决方案，即可解决毛刺的问题。举例而言，缓冲器260可设计为一个抗毛刺(anti-glitch)的缓冲器；或者也可通过对信号编码进行特殊处理以解决毛刺的问题。 [0027] 请注意，嵌入式处理电路330（包含S/H单元331、加法器332、比较器333及SAR逻辑单元334）在接收阶段被启动(enabled)，并应在发送阶段被关闭(disabled)以避免嵌入式DAC单元240运行出错。类似地，数字输入信号SDIN与缓冲器260在发送阶段被启动，并应在接收阶段被关闭以避免嵌入式DAC单元240运行出错。因此，在接收阶段，只允许数字码D_code进入嵌入式DAC单元240以转换为模拟信号SA；以及在发送阶段，只允许数字输入信号SDIN进入嵌入式DAC单元240以转换为DAC输出信号SDAC。请注意，上述方法仅用于说明目的，本发明的范围并不以此为限。特别是，任意能够控制/选择输入至嵌入式DAC单元240的信号或从嵌入式DAC单元240中输出的信号的装置或方法均可用于收发器300，这些设计均落入本发明所揭露的范围。 [0028] 图4为根据本发明第三实施例的收发器400的示意图。在图4中，收发器400的架构类似于图3所示的收发器300，二者之间的差别在于，收发器300中用于嵌入式处理电路330的加法器332从收发器400的嵌入式处理电路430中被移除了。也就是说，在本实施例中，嵌入式处理电路430包含S/H单元431、比较器433及SAR逻辑单元434，其中，比较器433用于直接将模拟输入信号SAIN与模拟信号SA进行比较以产生比较结果CR2。此后，SAR逻辑单元434根据比较结果CR2提供数字码D_code。 [0029] 如图2、图3及图4所示的收发器仅为本发明所揭露的几个实施例，本领域技术人员能够了解，收发器200、收发器300及收发器400可进行适当变形。请参见图5（图5A与图5B）与图6（图6A与图6B），图5与图6为图4所示的收发器400的几种变形的实施例，其中，图5（包括图5A与图5B）为根据本发明第四实施例的收发器（如图5A中的收发器500与图5B中的收发器600）的示意图，图6（包括图6A与图6B）为根据本发明第五实施例的收发器（如图6A中的收发器700与图6B中的收发器800）的示意图。 [0030] 如图5A所示，收发器500的架构类似于图4所示的收发器400的架构，二者之间的差别在于收发器500进一步包含配置于ADC510内部的嵌入式选择单元570，此处的嵌入式选择单元570具有第一输入端571、第二输入端572及输出端573，其中，第一输入端571耦接于嵌入式处理电路430，第二输入端用于接收数字输入信号SDIN，以及输出端573耦接于嵌入式DAC单元240。请注意，嵌入式选择单元570在接收阶段将输出端573耦接于第一输入端571，并在发送阶段将输出端573耦接于第二输入端572。换言之，嵌入式选择单元570在接收阶段允许数字码D_code进入嵌入式DAC单元240，并在发送阶段允许数字输入信号SDIN进入嵌入式DAC单元240，从而避免嵌入式DAC单元240运行出错。 [0031] 如图5B所示，收发器600的架构类似于如图5A所示的收发器500，二者之间的差别在于收发器600的选择单元670位于ADC610的外部，而不是ADC610的内部。由于选择单元670的连接方式与相关操作与图5A所示的嵌入式选择单元570相同，因此，简洁起见，此处不再赘述。 [0032] 如图6A所示，收发器700的架构类似于图5A所示的收发器500的架构，二者之间的差别在于收发器700进一步包含位于ADC710内部的第二嵌入式选择单元770。此处的第二嵌入式选择单元770具有输入端771、第一输出端772及第二输出端773，其中，输入端771耦接于嵌入式DAC单元240，第一输出端耦接于嵌入式处理电路430，以及第二输出端耦接于缓冲器260。请注意，第二嵌入式选择单元770用于在接收阶段将输入端771耦接于第一输出端772，并在发送阶段将输入端771耦接于第二输出端773。换言之，第二嵌入式选择单元770在接收阶段允许模拟信号SA输出至嵌入式处理电路430，并在发送阶段允许DAC输出信号SDAC输出至缓冲器260，从而避免嵌入式DAC单元240运行出错。 [0033] 如图6B所示，收发器800的架构类似于图5B所示的收发器600的架构，二者之间的差别在于收发器800进一步包含位于ADC810外部的第二选择单元870。由于选择单元870的连接方式与相关操作与图6A所示的嵌入式选择单元770相同，因此，简洁起见，此处不再赘述。 [0034] 如上所述，DAC输出信号SDAC可与模拟信号SA相关。因为DAC输出信号SDAC与模拟信号SA产生于不同的操作阶段，所以二者可共享相同的输出路径，如图5A与图5B所示。或者DAC输出信号SDAC与模拟信号SA也可通过选择单元770/870选择不同的输出路径，如图6A与图6B所示。 [0035] 如图4、图5及图6所示，选择单元的数目、位置及类型并不受限制。在不脱离本发明精神的前提下，本领域技术人员能够了解收发器中所包含的选择单元的多种变形，该多种变形亦属于本发明所揭露的范围。 [0036] 图7为根据本发明第六实施例的收发器900的示意图。收发器900包含ADC910及缓冲器260，其中，ADC910也包含嵌入式处理电路930及嵌入式DAC单元240。在本实施例中，ADC910可配置为连续时间三角积分式ADC。由图7可见，嵌入式处理电路930进一步包含求和(summation)单元931、环路滤波器932及量化器(quantizer)933。在本实施例中，环路滤波器932是连续时间的(Continuous-Time，CT)，并且在量化器933之前执行取样操作，而不是像在离散时间三角积分(discrete-time sigma-delta)式ADC的情形中所作的在ADC910的输入处进行取样。换言之，数字输出信号SDOUT是离散时间的(Discrete-Time，DT)，而模拟输入信号SAIN是连续时间的。需要注意的是，在收发器900的第一操作阶段，嵌入式DAC单元240用于对数字输出信号SDOUT执行离散时间至连续时间(DT-to-CT)转换，以产生模拟信号SA（即CT反馈信号）；以及在收发器900的第二操作阶段，嵌入式DAC单元240用于将数字输入信号SDIN转换为DAC输出信号SDAC，其中，DAC输出信号SDAC为一模拟输出信号。 [0037] 此外，缓冲器260耦接于ADC910的嵌入式DAC单元240，用于对DAC输出信号SDAC进行缓冲以产生缓冲输出信号SBOUT。结果，嵌入式DAC单元240与缓冲器260的组合可作为一个DAC（例如，如图7中的虚线框220所标识的架构），用于在收发器900的第二操作阶段将数字输入信号SDIN转换为缓冲输出信号SBOUT。 [0038] 图8为根据本发明一实施例的收发器的信号转换方法流程图。请注意，若可得到大致相同的结果，以下步骤不必严格根据如图8所示的顺序执行。该信号转换方法包含（但不受限于）以下步骤： [0039] 步骤1002：开始。 [0040] 步骤1010：根据模拟输入信号与一模拟信号产生数字码。 [0041] 步骤1012：在收发器的第一操作阶段，使用嵌入式DAC单元将数字码转换为模拟信号，以便将模拟输入信号转换为数字输出信号。 [0042] 步骤1020：在收发器的第二操作阶段，使用嵌入式DAC单元将数字输入信号转换为模拟输出信号。 [0043] 步骤1022：缓冲模拟输出信号。 [0044] 将如图8所示的步骤与图2、图3、图4、图5、图6或图7所示的组件相结合，本领域技术人员即可获知每个组件的运作，简洁起见，详细描述在此不再赘述。请注意，步骤1010与步骤1020可在收发器的第一操作阶段（也就是接收阶段）执行，以及步骤1020与步骤1022可在收发器的第二操作阶段（也就是发送阶段）执行。另外，上述流程图中所提及的步骤仅为本发明所揭露的一个实施例，本发明所揭露的范围并不仅限于该实施例。在不脱离本发明的精神前提下，如图8所示流程图中的信号转换方法也可包含其它中间步骤或者图 8所示流程图中的几个步骤也可合并为单个步骤，此类变形均落入本发明的范围。 [0045] 上述实施例仅用于举例说明本发明，不应用以限定本发明所揭露的范围。总之，本发明提供一种收发器，该收发器的ADC（例如，RXADC）与DAC（例如，TXDAC）可共享RXADC的同一个嵌入式DAC单元。通过反复使用RXADC的嵌入式DAC单元来执行接收阶段（即SAIN向SDOUT转换阶段）的转换与发送阶段（即SDIN向SDAC转换阶段）的转换，原本用于TXDAC中的单独的DAC单元可省略。因此，达到了降低成本与减少布局面积的目标。另外，在收发器中可增加一个或多个选择单元，以避免DAC单元运行出错。此外，本领域技术人员能够了解，在不脱离本发明精神的前提下，选择单元可适用多种变形；也就是说，选择单元的数目、位置与类型并不受限。 [0046] 上述实施例仅用来例举本发明的实施方式，及阐释本发明的技术特征，并非用来限制本发明的范畴。任何本领域技术人员根据本发明的精神可轻易完成的改变或均等性安排均属于本发明所主张的范围，本发明的权利范围应以权利要求为准。 |
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