Interpolation circuit and receiving circuit

本発明は、補間回路および受信回路に関し、例えば、時間列に入力されるデータのうち複数のデータから補間データを生成する補間回路および受信回路に関する。

通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、これらの装置内外における信号の送受信のデータレートが高くなりつつある。 このような送受信装置の受信回路においては、入力データの位相に同期してサンプリングする同期型と入力データの位相とは同期させないでサンプリングする非同期型がある。 非同期型受信回路においては、サンプリングされたデータから補間により受信データを生成する。

また、伝送線路等による信号の劣化を補正するため入力データの等化および補間を行なうことが知られている（例えば非特許文献１）。 補間データをデジタルデータに変換するためにアナログデジタル変換回路（ＡＤＣ：Analog Digital Converter）が用いられている。

信号送受信のデータレートが高くなると、受信感度の劣化を抑制するためＡＤＣの量子化ビット数を大きくする。 しかしながら、ＡＤＣの量子化ビット数を大きくすると回路規模が大きくなってしまう。

本補間回路および受信回路は、回路規模を抑制することを目的とする。

時間列に入力される入力データのうち複数のデータから補間データを生成する生成回路と、データ点の前記補間データをデジタルデータに変換する第１ＡＤＣと、変化点の前記補間データをデジタルデータに変換し、前記第１ＡＤＣより量子化ビット数の小さな第２ＡＤＣと、を具備することを特徴とする補間回路を用いる。

上記補間回路と、前記変化点の補間データを用いて前記生成回路が前記補間データを生成するための前記入力データと前記補間データとの位相差を算出する算出回路と、を具備することを特徴とする受信回路を用いる。

本補間回路および受信回路によれば、回路規模を抑制することができる。

図１（ａ）は、比較例１に係る受信回路のブロック図、図１（ｂ）は、サンプリング方法を説明する図である。

図２は、実施例および比較例に係る受信回路のブロック図である。

図３は、ＤＦＥの回路図である。

図４は、比較例２に係る補間回路のブロック図である。

図５（ａ）および図５（ｂ）は、比較例２のアイパターンを示す模式図である。

図６は、実施例１に係る補間回路のブロック図である。

図７は、キャパシタ回路周辺の回路図である。

図８は、補間回路のタイミングチャートである。

図９は、位相コードについて示す図である。

図１０（ａ）および図１０（ｂ）は、実施例１のアイパターンを示す模式図である。

図１１は、実施例２に係る補間回路のブロック図である。

図１２は、実施例２の変形例２に係る補間回路のブロック図である。

図１３は、実施例２の変形例２に係る補間回路のブロック図である。

図１４は、実施例３に係る補間回路のブロック図である。

以下、図面を参照し実施例について説明する。

まず、非同期型受信回路について説明する。 図１（ａ）は、比較例１に係る受信回路のブロック図、図１（ｂ）は、サンプリング方法を説明する図である。 図１（ａ）に示すように、比較例１に係る受信回路１００ａは、補間回路１０、算出回路２０および比較器２１を備えている。 補間回路１０は、入力データＳｉｎから位相コードＰＨＣＤを用い補間データを生成する。 比較器２１は、補間データを参照値と比較することにより、受信データＤｏｕｔを生成する。 算出回路２０は、受信データから位相情報を検出し、位相コード（Interpolation Code）ＰＨＣＤを算出する。 算出回路２０としては、例えばＣＤＲ（Clock Data Recovery）回路を用いることができる。

図１（ｂ）は、時間に対する信号を示している。 比較例および以下の実施例においては、１ユニットインターバルにおいて２個のデータがサンプリングされる２ｘ方式を例に説明するが、他の方式にも適用できることは言うまでもない。 Ｓｎは時間列に入力された入力データに対応する。 補間回路１０は、２つの入力データＳｎ−１およびＳｎから１つの補間データＤｎを生成する。 位相コードＰＨＣＤから生成した補間係数ｋを０≦ｋ≦１としたとき、補間データＤｎは、Ｄｎ＝（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎにより生成できる。 これにより、入力データの位相と合った補間データを生成することができる。 このように、補間係数ｋは、入力データを重み付けする係数である。 ２ｘ方式においては、データ点と変化点にデータが位置する。 例えば、図１（ｂ）において、データＤ１、Ｄ２およびＤ３がデータ点であり、データＢ１、Ｂ２およびＢ３が変化点である。

次に、非同期型受信回路の問題について説明する。 図２は、実施例および比較例に係る受信回路のブロック図である。 受信回路１００は、補間回路１０、等化回路１２、判定帰還等化回路（ＤＦＥ：Decision Feedback Equalizer）１４、クロック回路１６、フィルタ１８および算出回路２０を備えている。 クロック回路１６はクロック基準信号ＣＫＲＥＦからクロック信号を生成し、補間回路１０に出力する。 クロック信号は、例えば後述するＣＫＳｎ、ＣＫｌｎおよびＣＫＲｎを含む。 等化回路１２は入力データＳｉｎを等化処理する。 補間回路１０は、図１（ｂ）において説明したように、クロックＣＫＳｎのタイミングで入力データをサンプリングし、補間データを生成する。 ＤＦＥ１４は、補間データのうちデータ点のデータＤの等化処理と判定を行ない、受信データＤｄとして出力する。 算出回路２０は、変化点のデータＢの位相がサンプリングクロックより遅れているか進んでいるかを示す信号ＵＰＤＮを出力する。 フィルタ１８は、ローパスフィルタであり信号ＵＰＤＮの高周波ノイズ成分を除去することにより位相コードＰＨＣＤを生成する。

等化回路１２は、劣化した入力信号を等化処理することにより受信感度の劣化を抑制している。 さらに、ＤＦＥ１４を用いて等化処理することにより入力されるノイズが増幅されず受信感度の劣化をより抑制することができる。

図３は、ＤＦＥの回路図である。 図３は、ＤＦＥ１４の一例として１タップＤＦＥの例を示している。 ＤＦＥ１４は、Ｎビットのデジタル信号を等化する。 ＤＦＥ１４は、加算回路２２、判定回路２４、フリップフロップ回路２６および乗算回路２８を備えている。 加算回路２２は、入力信号Ｉｎと出力信号Ｏｎ−１×Ｃ１とを加算する。 なお、ｎは１からＮの自然数である。 判定回路２４は加算回路２２の正負を判定する。 加算回路２２の出力の符号ビットをそのまま判定結果としてもよい。 フリップフロップ回路２６は出力タイミングを調整する。 フリップフロップ回路２６から出力信号Ｏｎが出力される。 乗算回路２８は、出力信号Ｏｎと等化係数Ｃ１とを乗算する。 乗算回路２８の出力は加算回路２２により入力信号Ｉｎ−１と加算される。

Ｎビットの出力信号Ｏｎの各ビットは、Ｏｎ＝ｓｉｇｎ（Ｉｎ＋Ｃ１×Ｏｎ−１）となる。 ここでｓｉｇｎは符号ビットに相当する。 このように、１タップＤＦＥは、入力信号Ｉｎと１ユニット前の出力信号Ｏｎ−１に等化係数Ｃ１を乗算した結果とを加算し、判定回路２４において０または１を判定し、出力信号Ｏｎを出力する。 例えば、２タップＤＦＥにおいては、Ｏｎ＝ｓｉｇｎ（Ｉｎ−１＋Ｃ１×Ｏｎ−１＋Ｃ２×Ｏｎ−２）を出力信号とする。 なお、Ｃ２は等化係数である。

以上のような、ＤＦＥ１４を用い等化処理する場合は、入力信号Ｉｎには量子化誤差が等化に影響を与えない程度の分解能が求められる。 そこで、補間回路１０内のＡＤＣの量子化ビット数を大きくする。

図４は、比較例２に係る補間回路のブロック図である。 図４に示すように、補間回路１０ａは、アンプ３０、スイッチ３２から３６、キャパシタ３８、ＡＤＣ４１および選択回路４４を備えている。 アンプ３０は、電圧信号Ｓｉｎを電流信号に変換する。 スイッチ３２は入力データＳｎに対応するクロックＣＫＳｎのタイミングでオンする。 これにより、スイッチ３２からそれぞれ入力データＳ１からＳＮが出力される。 なお、ｎは１から２ｍの自然数である。 ｍはインターリーブ数である。 スイッチ３４および３５は、信号ＩＣＤｎに基づきキャパシタ３８をスイッチ３２に接続する。 スイッチ３６は、クロックＣＫＲｎのタイミングでキャパシタ３８の一端を電源に接続Ｖｄｄする。 キャパシタ３８は、電荷を蓄積する。 ＡＤＣ４１は、キャパシタ３８により生成された電圧信号をＬビットと１ビットとの量子化ビット数でデジタル変換する。 選択回路４４は信号ＥＯに基づき、ＡＤＣ４１の出力をＤｎまたはＢｎとして出力する。

図５（ａ）および図５（ｂ）は、比較例２のアイパターンを示す模式図であり、図４における選択回路４４の機能を説明する図である。 非同期型受信回路においては、入力データの周波数とサンプリング周波数とが異なるため、入力データと補間データとの位相差が変化する。 図５（ａ）および図５（ｂ）において、サンプリングクロックＣＫＳのエッジを矢印６０で図示している。 矢印６０で入力データＳｎをサンプリングすると、サンプリングされたデータは送信されたデータの位相とずれている。 そこで、複数の入力データＳｎから補間データＤｎ、Ｂｎを生成する。 この場合、入力データＳｎの位相がサンプリングの位相、補間データの位相が送信されたデータの位相に対応する。 入力データＳｎと補間データＤｎとの位相差に起因し、入力データＳ１とＳ２とでデータ点の補間データＤ１が生成される場合（図５（ａ）の場合）と変化点の補間データＢ１（図５（ｂ））の場合とがある。 そこで、選択回路４４は、信号ＥＯに基づき、入力データＳ１とＳ２とで生成した補間データをデータ点のデータＤ１とするか変化点のデータＢ１とするかを選択する。

比較例２の補間回路１０ａにおいては、データ点のデータＤ１をＤＦＥ１４において等化処理するため、ＡＤＣ４１として、量子化ビット数の大きなＡＤＣ４１を用いる。 このため、回路規模が大きくなる。

図３に示すように、補間回路１０から出力されるデータ点のデータＤは、量子化ビット数が大きいことが好ましい。 一方、変化点のデータＢは、算出回路２０における信号ＵＰＤＮの算出に用いられる。 信号ＵＰＤＮの算出には、１ビットの分解能があればよい。 そこで、以下に説明する実施例においては、データ点のデータは量子化ビット数の大きなＡＤＣを用いデジタルデータに変換する。 一方、変化点のデータは１ビットのＡＤＣを用いデジタルデータに変換する。

図６は、実施例１に係る補間回路のブロック図である。 キャパシタ回路６０ａ（生成回路）は、スイッチ３３から３６、キャパシタ３８並びにＬビットＡＤＣ４０（第１ＡＤＣ）を備えている。 スイッチ３３から３５は、入力データＳｎ−１およびＳｎ、または入力データＳｎおよびＳｎ＋１のいずれかを選択する。 キャパシタ３８はデータ点の補間データを出力する。 ＬビットＡＤＣ４０は、量子化ビット数がＬビットのＡＤＣであり、データ点のデジタルデータＤｎを出力する。

キャパシタ回路６０ｂ（生成回路）は、スイッチ３３から３６、キャパシタ３８並びに１ビットＡＤＣ４２（第２ＡＤＣ）を備えている。 スイッチ３３から３５は、入力データＳｎおよびＳｎ＋１、または入力データＳｎ＋１およびＳｎ＋２のいずれかを選択する。 キャパシタ３８は変化点の補間データを出力する。 １ビットＡＤＣ４２は、量子化ビット数が１ビットのＡＤＣであり、変化点のデジタルデータＢｎを出力する。 その他の構成は、比較例２の図４と同じであり説明を省略する。

図７は、キャパシタ回路周辺の回路図である。 図７に示すように、キャパシタ回路６０ａおよび６０ｂは、それぞれＮｃ個のスライス４５を備えている。 Ｎｃは、位相の分解能に相当する。 各スライス４５は、ＡＮＤ回路４８から５０、スイッチ３３から３６並びにキャパシタ３８を備えている。 各スライス４５は並列に接続されており、各キャパシタ３８の出力側はノード３１において結合している。 キャパシタ回路６０ａのスイッチ３３から３５には、それぞれ入力データＳ２ｍ、Ｓ１およびＳ２が入力する。 ＩＣＤ回路４６は、位相コードＰＨＣＤに基づき信号ＩＣＤ１＿１からＩＣＤ１＿３を生成する。 ＡＮＤ回路４８から５０には、それぞれクロックＣＫｌ２ｍ、ＣＫｌ１およびＣＫｌ２と、信号ＩＣＤ１＿１からＩＣＤ１＿３が入力する。 ＡＮＤ回路４８から５０の出力がハイの場合、スイッチ３３から３５がそれぞれオンする。 ＡＮＤ回路４８から５０の出力がローの場合、スイッチ３３から３５がそれぞれオフする。

ＩＣＤ回路４６は、位相コードＰＨＣＤに基づき、入力データＳ２ｍ、Ｓ１およびＳ２のうちデータ点を挟む入力データがＳ２ｍとＳ１の場合、信号ＩＣＤ１＿３をローにする。 ＩＣＤ回路４６は、位相コードＰＨＣＤに基づき補間係数ｋｎを生成する。 補間係数ｋｎは０≦ｋｎ≦Ｎｃの整数であり、ｋｎ＝０がｋ＝０に，ｋｎ＝Ｎｃがｋ＝０に対応する。 信号ＩＣＤ１＿１およびＩＣＤ１＿２は、補間係数ｋｎに応じハイまたはローとする。 例えば、Ｎｃ個のスライス４５のうちｋｎ個について信号ＩＣＤ１＿１をハイとし、信号ＩＣＤ１＿２をローとする。 Ｎｃ−ｋｎ個について信号ＩＣＤ１＿１をローとし、信号ＩＣＤ１＿２をハイとする。 各スライス４５のキャパシタ３８の容量値が同じ場合、ｋｎ個のキャパシタ３８に入力データＳ２ｍに相当する電流の電荷が蓄積される。 Ｎｃ−ｋｎ個のキャパシタ３８に入力データＳ１に相当する電流の電荷が蓄積される。 よって、ノード３１には、ｋｎ×Ｓ２ｍ＋（Ｎｃ−ｋｎ）×Ｓ１に相当する電圧が生成される。 ＬビットＡＤＣ４０からデータ点の補間データＤ１として、ｋｎ×Ｓ２ｍ＋（Ｎｃ−ｋｎ）×Ｓ１が出力される。

入力データＳ２ｍ、Ｓ１およびＳ２のうちデータ点を挟む入力データがＳ１とＳ２の場合、ＩＣＤ回路４６は信号ＩＣＤ１＿１をローにする。 信号ＩＣＤ１＿２およびＩＣＤ１＿３は、補間係数ｋｎに応じハイまたはローとする。 例えば、Ｎｃ個のスライス４５のうちｋｎ個について信号ＩＣＤ１＿２をハイとし、信号ＩＣＤ１＿３をローとする。 Ｎｃ−ｋｎ個について信号ＩＣＤ１＿２をローとし、信号ＩＣＤ１＿３をハイとする。 ｋｎ個のキャパシタ３８に入力データＳ１に相当する電流の電荷が蓄積される。 Ｎｃ−ｋｎ個のキャパシタ３８に入力データＳ２に相当する電流の電荷が蓄積される。 よって、ＬビットＡＤＣ４０からデータ点の補間データＤ１として、ｋｎ×Ｓ１＋（Ｎｃ−ｋｎ）×Ｓ２が出力される。

キャパシタ回路６０ｂのスイッチ３３から３５には、それぞれ入力データＳ１、Ｓ２およびＳ３が入力する。 ＩＣＤ回路４６は、位相コードＰＨＣＤに基づき信号ＩＣＤ２＿１からＩＣＤ２＿３を生成する。 ＡＮＤ回路４８から５０にはクロックＣＫｌ１、ＣＫｌ２およびＣＫｌ３と、信号ＩＣＤ２＿１からＩＣＤ２＿３が入力する。 ＩＣＤ回路４６は、位相コードＰＨＣＤに基づき、入力データＳ１、Ｓ２およびＳ３のうち変化点を挟む入力データがＳ１とＳ２の場合、信号ＩＣＤ２＿３をローにする。 信号ＩＣＤ２＿１およびＩＣＤ２＿２は、補間係数ｋｎに応じハイまたはローとする。 例えば、Ｎｃ個のスライス４５のうちｋｎ個について信号ＩＣＤ２＿１をハイとし、信号ＩＣＤ２＿２をローとする。 Ｎｃ−ｋｎ個について信号ＩＣＤ２＿１をローとし、信号ＩＣＤ２＿２をハイとする。 各スライス４５のキャパシタ３８の容量値が同じ場合、ｋｎ個のキャパシタ３８に入力データＳ１に相当する電流の電荷が蓄積される。 Ｎｃ−ｋｎ個のキャパシタ３８に入力データＳ２に相当する電流の電荷が蓄積される。 よって、ノード３１には、ｋｎ×Ｓ１＋（Ｎｃ−ｋｎ）×Ｓ２に相当する電圧が生成される。 １ビットＡＤＣ４０から変化点の補間データＤ１として、ローまたはハイが出力される。

入力データＳ１、Ｓ２およびＳ３のうち変化点を挟む入力データがＳ２とＳ３の場合、ＩＣＤ回路４６は信号ＩＣＤ２＿１をローにする。 信号ＩＣＤ２＿２およびＩＣＤ２＿３は、補間係数ｋｎに応じハイまたはローとする。 例えば、Ｎｃ個のスライス４５のうちｋｎ個について信号ＩＣＤ２＿２をハイとし、信号ＩＣＤ２＿３をローとする。 Ｎｃ−ｋｎ個について信号ＩＣＤ２＿２をローとし、信号ＩＣＤ２＿３をハイとする。 ｋｎ個のキャパシタ３８に入力データＳ２に相当する電流の電荷が蓄積される。 Ｎｃ−ｋｎ個のキャパシタ３８に入力データＳ３に相当する電流の電荷が蓄積される。 よって、ＬビットＡＤＣ４０からデータ点の補間データＤ１として、ｋｎ×Ｓ２＋（Ｎｃ−ｋｎ）×Ｓ３が出力される。

図８は、補間回路のタイミングチャートであり、入力データＳ１とＳ２とでデータＤ１を生成する際のキャパシタ回路６０ａのタイミングを示している。 状態１および状態２は、それぞれ入力データＳ１およびＳ２に対応する電流がキャパシタ３８に印加されるスライス４５の状態を示している。 電圧ＶａおよびＶｂは、それぞれ状態１および２のスライスのキャパシタ３８の出力電圧を示している。 電圧ＶＤは、ノード３１の電圧を示している。 ＶｄｄおよびＶｓｓはそれぞれ電源電圧およびグランド電圧である。

時間ｔ０において、クロックＣＫＳ１、ＣＫＳ２およびＣＫＣ１はローである。 クロックＣＫＲ１がハイである。 クロックＣＫｌ１およびＣＫｌ２がハイとなる。 スライス４５のスイッチ３４および３５がオンし、スイッチ３３はオフである。 この状態は、状態１および２ともリセット状態である。 時間ｔ１において、クロックＣＫＲ１がローとなる。 これにより、スイッチ３６がオフする。 時間ｔ２において、クロックＣＫＳ１がハイとなる。 これにより、入力データＳ１に対応するスイッチ３２がオンする。 状態１のスライス４５のキャパシタ３８から入力データＳ１に対応する電荷が引き抜かれる。 よって、キャパシタ３８の電圧Ｖａが低くなる。 時間ｔ３において、クロックＣＫＳ２がハイとなる。 これにより、入力データＳ２に対応するスイッチ３２がオンする。 状態２のスライス４５のキャパシタ３８から入力データＳ２に対応する電荷が引き抜かれる。 よって、キャパシタ３８の電圧Ｖｂが低くなる。

時間ｔ４において、クロックＣＫＳ１はローとなり入力データＳ１に対応するスイッチ３２がオフする。 時間ｔ２とｔ４との間は状態１のスライス４５において、キャパシタ３８から入力データＳ１に対応する電荷がサンプリングされる期間である。 時間ｔ５において、クロックＣＫＳ２はローとなり入力データＳ２に対応するスイッチ３２がオフする。 時間ｔ３とｔ５との間は状態２のスライス４５において、キャパシタ３８から入力データＳ２に対応する電荷がサンプリングされる期間である。 時間ｔ６において、クロックＣＫｌ１およびＣＫｌ２がローとなる。 これにより、スイッチ３３から３５は全てオフとなる。 時間ｔ４とｔ６の間は、状態１のスライス４５のキャパシタ３８が電荷を保持するホールド状態である。 時間ｔ５とｔ６の間は、状態２のスライス４５のキャパシタ３８が電荷を保持するホールド状態である。 時間ｔ７において、クロックＣＫＲ１がハイとなる。 スイッチ３６がオンする。 ノード３１にスライス４５のキャパシタ３８から引き抜かれていた電荷が合成され電圧ＶＤが上昇する。 電圧ＶＤが安定した時間ｔ８において、クロックＣＫＣ１がローとなる。 このタイミング（上向き矢印）において、ＡＤＣ４０はで電圧ＶＤをデジタル変換する。

クロックＣＫｌ１およびＣＫｌ２がローの期間に、クロックＣＫＳ１およびＣＫＳ２がハイとなっても、スイッチ３３から３５はオフのため、キャパシタ回路６０ａには影響しない。 時間ｔ７から次の時間ｔ０までは電荷合成状態である。 キャパシタ回路６０ｂにおいても、同様に変化点のデータＢを生成する。

図９は、位相コードについて示す図である。 図９を参照し、位相コードＰＨＣＤが０°のとき、送信されたデータとサンプリングクロックとの位相が一致している。 すわなち、入力データＳ１とデータ点の補間データＤ１との位相が一致している。 このときの補間係数ｋｎ＝０とする。 位相が９０°のとき入力データＳ１とＳ２との間にデータ点の補間データＤ１が位置している。 このとき、補間係数ｋｎはＮｃ／２である。 位相が１８０°のとき入力データＳ１と変化点の補間データＢ１との位相が一致している。 このとき、補間係数ｋｎは０である。 位相差が０°以上１８０°未満（すなわち、補間係数ｋｎが０からＮｃ−１）のとき、信号ＥＯ＝１とする。 位相が２７０°のとき入力データＳ１とＳ２との間に変化点の補間データＢ１が位置している。 このとき、補間係数ｋｎはＮｃ／２である。 位相差が１８０°以上３６０°未満（すなわち、補間係数ｋｎが０からＮｃ−１）のとき、信号ＥＯ＝０とする。

図１０（ａ）および図１０（ｂ）は、アイパターンを示す図である。 図１０（ａ）に示すように、信号ＥＯ＝１のとき、図７のキャパシタ回路６０ａは、入力データＳ１とＳ２とからデータ点の補間データＤ１を生成する。 キャパシタ回路６０ｂは、入力データＳ２とＳ３とから変化点の補間データＢ１を生成する。 図１０（ｂ）に示すように、信号ＥＯ＝０のとき、キャパシタ回路６０ａは、入力データＳ２ｍとＳ１とからデータ点の補間データＤ１を生成する。 キャパシタ回路６０ｂは、入力データＳ１とＳ２とから変化点の補間データＢ１を生成する。

実施例１によれば、図７のように、キャパシタ回路６０ａおよび６０ｂ（生成回路）は、入力データのうち複数のデータから補間データを生成する。 ＡＤＣ４０は、データ点の補間データＤをデジタルデータに変換する。 ＡＤＣ４２は、変化点の補間データをデジタルデータに変換する。 ＡＤＣ４２は、ＡＤＣ４０より量子化ビット数が小さい。 図２において説明したように、一般的に変化点のデータの分解能はデータ点より小さくてもよい。 よって、量子化ビット数が小さくてもよい変化点に対応するＡＤＣの回路規模を小さくする。 これにより、補間回路１０の回路規模を抑制できる。 例えば、ＡＤＣ４０の量子化ビット数をＬビットとすると、比較例に比べ、インターリーブ数をｍとすると、ｍ×（Ｌ＋１）ビットの比較器を削減できる。

ＡＤＣ４２の量子化ビット数は１ビットでなくともよいが、１ビットとすることにより、回路規模をより小さくできる。

また、ＤＦＥ１４がデータ点の補間データの等化を行なう。 ＤＦＥ１４が等化を行なう場合、量子化誤差が等化に影響する。 よって、ＤＦＥ１４を用いる場合、第１ＡＤＣは、量子化ビット数を大きくすることが好ましい。 実施例１においては等化回路としてＤＦＥ１４の例を説明したが、他の等化回路でもよい。

図７のように、キャパシタ回路６０ａおよび６０ｂは、複数のデータＳｎのうち時間列に隣接するデータのいずれかを選択する。 これにより、キャパシタ回路６０ａおよび６０ｂは、データ点の補間データをＡＤＣ４０に出力し、変化点の補間データをＡＤＣ４２の出力する。 これにより、ＡＤＣ４０はデータ点のデータをデジタル変換し、ＡＤＣ４２は変化点のデータをデジタル変換できる。

図７および図９のように、キャパシタ回路６０ａおよび６０ｂは、入力データＳｎと補間データＤｎとの位相差に基づき隣接するデータのいずれかを選択する。 これにより、キャパシタ回路６０ａおよび６０ｂは、容易に、隣接するデータのいずれかを選択することができる。

図１１は、実施例２に係る補間回路のブロック図である。 図１１に示すように、補間回路１０ｂにおいては、キャパシタ回路６０のキャパシタ３８とＡＤＣ４０およびＡＤＣ４２との間に選択回路５２が接続されている。 選択回路５２は、信号ＥＯが１の場合、入力データＳ１とＳ２とで生成した補間データをＬビットＡＤＣ４０に出力し、入力データＳ２とＳ３とで生成した補間データを１ビットＡＤＣ４２に出力する。 選択回路５２は、信号ＥＯが０の場合、入力データＳ１とＳ２とで生成した補間データを１ビットＡＤＣ４２に出力し、入力データＳ２とＳ３とで生成した補間データをＬビットＡＤＣ４０に出力する。

図１２は、実施例２の変形例２に係る補間回路のブロック図である。 図１２に示すように、補間回路１０ｃにおいて、選択回路５２は、スイッチ３６とキャパシタ３８との間に設けられてもよい。

図１３は、実施例２の変形例２に係る補間回路のブロック図である。 図１３に示すように、補間回路１０ｄにおいて、選択回路５２は、スイッチ３２とスイッチ３４および３５との間に設けられてもよい。

実施例２とその変形例によれば、選択回路５２は、補間データをＡＤＣ４０に出力するかＡＤＣ４２に出力するかを選択する。 これにより、ＡＤＣ４０はデータ点のデータをデジタル変換し、ＡＤＣ４２は変化点のデータをデジタル変換できる。

さらに、選択回路５２は、入力データと補間データとの位相差に基づき補間データをＡＤＣ４０に出力するかＡＤＣ４２に出力するかを選択する。 これにより、選択回路５２は、容易に、データ点のデータをＡＤＣ１０に、変化点のデータをＡＤＣ４２に出力できる。

実施例３は、３ｘ方式の例である。 図１４は、実施例３に係る補間回路のブロック図である。 図１４に示すように、補間回路１０ｅにおいては、キャパシタ回路６０ａおよび６０ｂは、スイッチ３３、３４、３５および３７を備えている。 キャパシタ回路６０ａのスイッチ３３、３４、３５および３７には、それぞれ入力データＳ３ｍ、Ｓ１、Ｓ２およびＳ３が入力する。 キャパシタ回路６０ｂのスイッチ３３、３４、３５および３７には、それぞれ入力データＳ１、Ｓ２、Ｓ３およびＳ４が入力する。 キャパシタ回路６０ａは、４個の入力データのうち、データ点を挟む２つの入力データを選択し、選択したデータからデータ点の補間データを生成する。 キャパシタ回路６０ｂは、４個の入力データのうち、変化点を挟む２つの入力データを選択し、選択したデータから変化点の補間データを生成する。 ４個のデータは１ユニットに対応するため、４個の入力データの間にはデータ点と変化点とが含まれている。 よって、３ｘ方式においてもデータ点および変化点の補間データを生成できる。 このように、３ｘ方式以上においても実施例１および２の方法を用いることができる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）時間列に入力される入力データのうち複数のデータから補間データを生成する生成回路と、データ点の前記補間データをデジタルデータに変換する第１ＡＤＣと、変化点の前記補間データをデジタルデータに変換し、前記第１ＡＤＣより量子化ビット数の小さな第２ＡＤＣと、を具備することを特徴とする補間回路。
（付記２）前記データ点の補間データの等化を行なう等化回路を具備することを特徴とする付記１記載の補間回路。
（付記３）前記生成回路は、前記複数のデータのうち時間列に隣接するデータのいずれかを選択するかにより、前記データ点の前記補間データを前記第１ＡＤＣに出力し、前記変化点の前記補間データを前記第２ＡＤＣの出力することを特徴とする付記１または２記載の補間回路。
（付記４）前記生成回路は、前記入力データと前記補間データとの位相差に基づき前記隣接するデータのいずれかを選択することを特徴とする付記３記載の補間回路。
（付記５）前記補間データを前記第１ＡＤＣに出力するか前記第２ＡＤＣに出力するかを選択する選択回路を具備することを特徴とする付記１または２記載の補間回路。
（付記６）前記選択回路は、前記入力データと前記補間データとの位相差に基づき前記補間データを前記第１ＡＤＣに出力するか前記第２ＡＤＣに出力するかを選択することを特徴とする付記５記載の補間回路。
（付記７） 前記等化回路は、判定帰還等化回路であることを特徴とする付記２記載の補間回路。
（付記８）前記第２ＡＤＣの量子化ビット数は１ビットであることを特徴とする付記１から７のいずれか一項記載の補間回路。
（付記９）
請求項１から８のいずれか一項記載の補間回路と、前記変化点の補間データを用いて前記生成回路が前記補間データを生成するための前記入力データと前記補間データとの位相差を算出する算出回路と、を具備することを特徴とする受信回路。

１０ 補間回路 １４ ＤＦＥ
２０ 算出回路 ４０、４２ ＡＤＣ
６０ キャパシタ回路