A variety of charge sampling circuit

【発明の詳細な説明】 【０００１】 （発明の分野） 現在、アナログ・ディジタル（Ａ／Ｄ）変換には電圧サンプリングが用いられている。 電圧サンプラには、信号源とコンデンサとの間にサンプリング・スイッチが設けられている。 ２つのサンプリング時刻の間、コンデンサ電圧は信号電圧を正確に追跡する。 サンプリング時刻にスイッチを切ってコンデンサ電圧を保持する。 信号の周波数が増加すると、この２つのプロセスは非常に困難になる。 所定の精度では、熱雑音とスイッチング雑音によって最小許容容量が規定され、追跡速度によって最大許容容量またはスイッチ抵抗が規定される。 この最大が最小より小さいと不可能になる。 また、クロックのジターと有限のターンオフ速度（
非ゼロのサンプリング隙間）のためにサンプリングのタイミングが不正確になる。 実際のところ、電圧サンプリング回路の帯域幅は信号の帯域幅よりかなり大きくなければならない。 このため、高周波無線信号を直接サンプリングすることが非常に困難である。 サブサンプリングを行えばサンプリング速度は減少するが、
サンプリング回路の帯域幅は減少しないし、クロックのジターを小さくしまたサンプリング隙間を小さくしたいという要求も減らない。 【０００２】 （発明の概要） 本発明の目的は、上に述べた問題を解決するための改善されたサンプリング回路とアナログ信号のサンプリング方法を提供することである。 前記目的を達成する本発明の電荷サンプリング（ＣＳ）回路は制御信号発生器を備え、サンプリング段階で制御信号発生器からのサンプリング信号に応じて電荷サンプリング回路へのアナログ入力信号を制御して積分器で積分する。 すなわち、アナログ入力信号の電流を積分して積分電荷を生成して、サンプリング段階の終わりに比例電圧または電流サンプルを信号出力に生成する。 【０００３】 本発明の更に特定の目的は、帯域通過サンプリングのための方法とサンプリング回路を提供することである。 この目的を達成する帯域通過サンプリング（ＢＰＣＳ）回路は制御信号発生器を備え、重みおよびサンプリング（weighting-and-sampling）（Ｗ＆Ｓ）段階で制御信号発生器からのＷ＆Ｓ信号に応じて、差動アナログ信号の第１の端と第２
の端を制御してＷ＆Ｓ要素で重みを付ける。 この場合、前記Ｗ＆Ｓ信号がＷ＆Ｓ
段階にあるときだけアナログ信号の電流は前記Ｗ＆Ｓ要素を通過し、前記制御信号発生器はＷ＆Ｓ段階でＷ＆Ｓ要素の出力信号を制御して積分器で積分する。 すなわち、Ｗ＆Ｓ要素の出力信号の電流を積分して積分電荷を生成して、Ｗ＆Ｓ段階の終わりに比例電圧または電流サンプルを信号出力に生成する。 【０００４】 本発明の別の特定の目的は、２ステップＢＰＣＳ回路を提供することである。
これを達成する本発明の２ステップＢＰＣＳ回路は、第１のサンプリング速度で信号サンプルを生成する本発明の第１のＢＰＣＳ回路と、第１のサンプリング速度に等しいクロック信号の周波数で時間的に対称に第１のＢＰＣＳ回路からの信号をその信号出力または出力対でチョッピングするチョッピング回路と、チョッピング回路からの信号を差動的に増幅する差動出力増幅器とを備える。 ここで、
前記第２のＢＰＣＳの第１の信号入力と第２の信号入力は前記増幅器（４１）の信号出力対に接続して、信号サンプルを第２のサンプリング速度で信号出力または出力対に生成する。 【０００５】 本発明の更に別の特定の目的は、フロントエンド・サンプリング無線受信機を提供することである。 これを達成する本発明のフロントエンド・サンプリング無線受信機は、クロック周波数の２倍以下の帯域幅で無線信号を受信して濾波する低域フィルタと、濾波された信号から差動的に増幅された無線信号を生成する低雑音増幅器と、Ｉクロック信号をその信号出力に生成するローカル発振器と、ローカル発振器に接続する信号入力を有してＩクロック信号に対して振幅は同じで位相はπ／２シフトしたＱクロック信号をその信号出力に生成するπ／２位相シフタとを備える。 ここで、前記低雑音増幅器の信号出力対の２端を第１のＢＰＣ
Ｓ回路と第２のＢＰＣＳ回路にそれぞれ接続し、前記Ｉクロック信号出力を前記第１のＢＰＣＳ回路のクロック入力に接続し、Ｑクロック信号出力を第２のＢＰ
ＣＳ回路のクロック入力に接続して、無線信号のベースバンドＩサンプルを第１
のＢＰＣＳ回路の信号出力または出力対に生成し、無線信号のベースバンドＱサンプルを前記第２のＢＰＣＳ回路の信号出力または出力対に生成する。 【０００６】 本発明に係る電荷サンプリング回路の利点は、電荷サンプリング回路の帯域幅を信号の帯域幅より非常に大きくする必要がないことである。 別の重要な背景は、無線信号では、搬送波周波数がいかに高くても、信号帯域幅（ベースバンド）
はＤＣと搬送波周波数の間の全帯域のごく小部分である、ということである。 したがって全帯域を変換する必要がなく、信号を持つ帯域だけでよい。 【０００７】 所定の精度において、ＣＳ回路またはＢＰＣＳ回路でサンプリングする信号の周波数は電圧サンプリング回路の周波数より幾分高いかまたは非常に高い。 ＣＳ回路またはＢＰＣＳ回路に用いるサンプリング・コンデンサは電圧サンプリング回路に用いるものより幾分大きいかまたは非常に大きいので、雑音が低く、クロックと充電のフィードスルーが低いという利点を与える。 各ＢＰＣＳ回路は同時にフィルタとミクサとサンプラなので、無線受信機は非常に簡単化される。 【０００８】 ＢＰＣＳ回路は無線周波数帯域で直接動作するので、フロントエンド・サンプリングおよびＡ／Ｄ変換を持つ高度にディジタル化された無線受信機が可能になる。 ＢＰＣＳ回路の中心周波数も帯域幅も容易にプログラムすることができる。 帯域幅は必要なだけ狭くすることができる。 これは無制限のＱ値を有することに等しい。 ＣＳおよびＢＰＣＳ回路は簡単であり、ＣＭＯＳまたはその他のプロセスで容易に実現することができる。 【０００９】 この方法は、簡単で且つ高度にディジタル化された構造を必要とするシステム・オン・チップにとって非常に有用である。 本明細書で用いる「備える」という用語は、機能、全体（integers）、ステップ、構成要素が存在することを述べるものであり、１つ以上の他の機能、全体、
ステップ、構成要素またはこれらのグループの存在または追加を妨げるものではないことを強調したい。 【００１０】 （図面の詳細な説明） 本発明は、所定の時間窓内でその電流を積分することにより信号をサンプリングする電荷サンプリング（ＣＳ）回路または帯域通過電荷サンプリング（ＢＰＣ
Ｓ）回路であり、生成される電荷は窓の中心時刻での信号のサンプルを表す。 【００１１】 図１Ａは、本発明に係る電荷サンプリング（ＣＳ）回路１の第１の実施の形態を示す。 これは、サンプリング・スイッチ２と、積分器３と、制御信号発生器４
を備える。 スイッチ２は、信号入力と、信号出力と、制御入力とを有する。 アナログ信号がスイッチの信号入力に入る。 これは電荷サンプリング回路１の信号入力であり、サンプリング信号は制御信号発生器４から制御入力に与えられる。 サンプリング信号がサンプリング段階にあるときだけスイッチが導通する（すなわち、スイッチの信号入力が信号出力に接続する）。 積分器３は、信号入力と、信号出力と、制御入力とを有する。 スイッチ２の信号出力は積分器３の信号入力に与えられ、制御信号発生器４からのリセット信号は積分器３の制御入力に与えられる。 サンプリング段階でＣＳ回路１へのアナログ入力信号の電流を積分し、サンプリング段階の終わりに、積分電荷は比例電圧または電流サンプルをＣＳ回路の信号出力に生成する。 リセット信号が始まるリセット段階までこのサンプルは保持され、その間の時間間隔が保持段階である。 これらの段階を繰り返すとサンプルのシーケンスが生成され、この信号出力は前記ＣＳ回路の信号出力である。
前に述べたように、制御信号発生器４は、ＣＳ回路のクロック入力であるクロック入力と、スイッチ２の制御入力に接続するサンプリング信号出力と、積分器３
の制御入力に接続するリセット信号出力とを有する。 【００１２】 この実施の形態では、積分器３は、コンデンサ３−１と、リセット・スイッチ３−２と、オプションの抵抗器３−３を備える。 しかし他の実施の形態では、積分器３は異なる構成を有してよい。 アナログ信号はサンプリング・スイッチ２の入力に与えられる。 上に述べたように、電荷サンプリング・プロセスはリセットとサンプリング（ｔ ₁からｔ ₂ ）と保持の３連続段階を含む。 時間ｔ ₁からｔ ₂はサンプリング窓と定義される。 図１Ｂはその動作波形を示す。 リセット段階でリセット・スイッチ３−２だけが導通してコンデンサ３−１をリセットする。 サンプリング段階でサンプリング・スイッチ２だけが導通して信号電流をコンデンサ３
−１に積分する。 時定数は、信号が電圧源から来るとき（これが普通）に直線充電を行うのに十分の大きさを有する。 スイッチ２の導通抵抗が非常に小さい場合はオプションの抵抗３−３を追加してよい。 保持段階で両スイッチは切断状態であり、更に用いるために積分器３の出力電圧を保持する。 １対の相互接続されたＣＳ回路で差動ＣＳ回路を形成すると、差動入力信号を用いてまた制御信号発生器４を共用することにより差動出力を与えて、コモン・モードの影響を打ち消す。 ＣＳ回路または回路対を並列に用いると、サンプリング信号とリセット信号を時間的に交互配置することによりサンプリング速度を高め、また２つのサンプリング点の間の時間間隔をサンプリング窓より小さくすることができる。 信号電流はＩ（ｔ）＝ΣＩ _i ｓｉｎ（ω _i ｔ＋φ _i ）、ｉ＝１，２，． ． ． ，ｍ、で表すことができる。 全積分電荷はＱ＝ΣＱ _i 、ただし、Ｑ _i ＝（Ｉ _i ／ω _i ）（ｃｏｓ（ω _i ｔ ₁ ＋φ _i ）−ｃｏｓ（ω _i ｔ ₂ ＋φ _i ））である。 ｔ _sがサンプリング窓の中心時刻で、２Δt＝（ｔ ₂ -ｔ ₁ ）が窓の幅の場合はＱ ₁ ＝（２ｓｉｎ（ω _i Δｔ／ω _i ）
Ｉ _i ｓｉｎ（ω _i ｔ _s ＋φ _i ）＝２Δｔ（ｓｉｎ（ω _i Δｔ）／（ω _i Δｔ））Ｉ _i ｓ
ｉｎ（ω _i ｔ _s ＋φ _i ）である。 【００１３】 ｔ _sでの第ｉ成分の瞬時値Ｉ _i （ｔ _s ）＝Ｉ _i ｓｉｎ（ω _i ｔ _s ＋φ _i ）と比べると、差はｋ _i ＝２Δｔ（ｓｉｎ（ω _i Δｔ／ω _i Δｔ））であり、サンプリング係数は周波数ω _iとΔｔに依存する。 この係数を用いると、時刻ｔ _sで第ｉ周波数成分を正確にサンプリングすることができる。 全ての周波数成分をｔ _sでサンプリングするので、コンデンサ上の全電荷は当然ｔ _sでの信号サンプルを表す。 すなわち、ｔ _sは等価サンプリング時点である。 図１Ｃに示すように、ＣＳ回路の周波数応答は関数ｓｉｎ（ω _i Δｔ／ω _i Δｔ）に依存する。 解像度に関係なく、その３ｄＢ帯域幅はΔｆ _3dB ＝１．４／（２πΔｔ）（すなわち、４５０ｐｓのサンプリング窓で１ＧＨｚ）である。 しかし電圧サンプリングでは、１ＧＨｚで８ビットの解像度を得るためにはサンプリング隙間は１ｐｓより小さくなければならない。 関数ｓｉｎ（ω _i Δｔ／ω _i Δｔ）は正確に定義されるので周波数の補償は可能である。 １つの方法は、サンプリングの前に（ω _i Δｔ）／ｓｉｎ（ω _i Δｔ
）の周波数応答を持つネットワークにアナログ信号を通すことである。 別の方法は、Ａ／Ｄ変換の後にディジタル信号処理プロセッサ（ＤＳＰ）を用いて周波数応答を補償することである。 【００１４】 また、帯域通過電荷サンプリング（ＢＰＣＳ）回路は２個のスイッチと、重みおよびサンプリング（Ｗ＆Ｓ）要素と、積分器と、制御信号発生器とを備える。
制御信号発生器は、クロックと、反転クロックと、Ｗ＆Ｓ信号と、リセット信号とを生成する。 差動信号の２端を２つのスイッチ入力にそれぞれ与える。 クロックと反転クロックによりそれぞれ制御される２個のスイッチは交互に導通する。
両スイッチの出力をＷ＆Ｓ要素の入力に与え、Ｗ＆Ｓ要素の出力を積分器の入力に与える。 これはリセットとサンプリングと保持の３連続段階で動作する。 リセット段階ではリセット信号で積分器をリセットする。 各サンプリング段階はｎクロック・サイクルを含み、その間に信号電流をＷ＆Ｓ要素で重みを付けて積分器で積分する。 保持段階で積分器の出力を保持する。 【００１５】 帯域通過電荷サンプリング（ＢＰＣＳ）回路５を図２Ａに示す。 これは２個のスイッチ２Ａおよび２Ｂと、重みおよびサンプリング（Ｗ＆Ｓ）要素６と、積分器３と、制御信号発生器７とを備える。 制御信号発生器７は、クロックと、反転クロックと、Ｗ＆Ｓ信号と、リセット信号とを生成する。 差動アナログ信号の２
端をスイッチ２Ａおよび２Ｂの入力にそれぞれ与える。 スイッチ２Ａおよび２Ｂ
はクロックと反転クロックによりそれぞれ制御されて交互に導通する。 スイッチ２Ａおよび２Ｂの出力を共にＷ＆Ｓ要素６の入力に与える。 Ｗ＆Ｓ要素６を通る電流はＷ＆Ｓ信号で制御する。 Ｗ＆Ｓ要素６の出力を積分器３の入力に与える。
各ＢＰＣＳプロセス毎に、リセットとサンプリングと保持の３連続段階を行う。
図２Ｂは動作波形を示す。 リセット段階で積分器をリセットする。 各サンプリング段階はｎクロック・サイクルを含み、サンプリング窓を形成する。 Ｗ＆Ｓ要素を通る信号電流は、サンプリング窓の外ではゼロであり、サンプリング窓の中では重み関数（一定、直線、ガウス、またはその他の関数）に従ってこれに重みを付ける。 重み関数はＷ＆Ｓ要素６とＷ＆Ｓ信号の組み合わせに依存する。 図２Ｂ
に示す３つのＷ＆Ｓ信号は３つの重み関数（一定、直線、ガウス）に対応し、特にＷ＆Ｓ要素で用いて電流をＷ＆Ｓ信号で線形制御する。 保持段階で、更に用いるために積分器３の出力電圧を保持する。 【００１６】 差動ＢＰＣＳ回路８を図３に示す。 これは図のように接続される４個のスイッチ２Ａ，２Ｂ，２Ｃ，２Ｄと、差動Ｗ＆Ｓ（Ｄ−Ｗ＆Ｓ）要素９と、差動積分器１０と、制御信号発生器７とを備える。 図に示す型のＤ−Ｗ＆Ｓ要素９は２個の並列Ｗ＆Ｓ要素６Ａおよび６Ｂを備え、また図に示す型の差動積分器は２個の並列積分器３Ａおよび３Ｂを備える。 Ｄ−Ｗ＆Ｓ要素９と差動積分器１０は他の型でもよい。 差動ＢＰＣＳ回路８は単一端のＢＰＣＳ回路５と同様に動作するが、
異なる点は２つの出力を差動的に生成することである。 差動ＢＰＣＳ回路８はコモン・モードの影響を効果的に打ち消し、より正確な結果を得ることができる。 【００１７】 図４は並列差動ＢＰＣＳ回路１１を示す。 これは図のように接続される４個のスイッチ２Ａ，２Ｂ，２Ｃ，２Ｄと，多数のＤ−Ｗ＆Ｓ要素９Ａ，９Ｂ，． ． ．
，９Ｘと、多数の差動積分器１０Ａ，１０Ｂ，． ． ． ，１０Ｘと、マルチプレクサ（ＭＵＸ）１２と、制御信号発生器１３とを備える。 Ｄ−Ｗ＆Ｓ要素と差動積分器の各対９Ａ＋１０Ａ，９Ｂ＋１０Ｂ，． ． ． ，９Ｘ＋１０Ｘはスイッチ２Ａ
，２Ｂ，２Ｃ，２Ｄと共に差動ＢＰＣＳ回路８と同様に動作する。 これらの対へのＷ＆Ｓ信号とリセット信号は制御信号発生器１３で生成して均一に時間的に交互配置する。 ＭＵＸ１２は制御信号発生器１３からの多重化信号により制御され、保持段階で差動積分器１０Ａ，１０Ｂ，． ． ． ，１０Ｘの出力を多重化して差動出力に与える。 全体として、並列ＢＰＣＳ回路は一層高いサンプリング速度を与え、２連続サンプリング点の間の時間間隔をサンプリング窓よりも小さくすることができる。 スイッチ２Ｃおよび２Ｄを除き、また差動Ｗ＆Ｓ要素と差動積分器を単一端のものに置き換えると、並列単一端ＢＰＣＳ回路になる。 【００１８】 ＢＰＣＳ回路の濾波機能を図５に示す。 上から順に、周波数はＤＣから３ｆ _c
まで増加する。 ただし、ｆ _cはクロック周波数である。 負のクロック位相では同じ信号が逆に接続されることに注意していただきたい。 図では信号の符号を変えてこれを表している。 ｎクロック・サイクルの間積分して生成された電荷の正規化された振幅（すなわち、面積の和）を図５にそれぞれ示す。 明らかであるが、
ｆ _cより非常に高いまたは低い周波数を持つ入力信号では、電荷はほとんど完全に互いに打ち消されるので出力はほぼゼロである。 ｆ _c ／４，ｆ _c ／２，２ｆ _c ，
． ． ． ，などの周波数の入力信号では、その位相に関わらず電荷は完全に打ち消される。 ｆ _cに近い周波数の入力信号では、電荷は部分的に打ち消される。 ｆ _in
＝ｆ _cのときは、ｆ _cと同相の場合は電荷は完全に加算され、ｆ _cからπ／２の位相の場合（図５に示さず）は電荷は完全に打ち消される。 信号の電荷を効果的に積分することができる帯域幅がある。 この帯域幅の外では信号の電荷は完全にすなわち実質的に打ち消される。 これは明らかに濾波機能である。 これは、帯域幅の外の周波数の雑音も打ち消されることを意味する。 【００１９】 ＢＰＣＳの理想的な周波数応答を図６Ａに示す。 これはサンプリング窓の中の信号電流の数学的に正確な積分に対応する。 図６Ａでは、ｎ＝１０のとき一定重みと仮定する。 これは、１０クロック・サイクルのサンプリング窓の中で電流の重みを一定に保つことを意味する。 また図６Ａはｆ _in ＝０からｆ _in ＝８ｆ _cまでの周波数応答を示す。 ここで、ｙ軸は全周波数範囲内の最大出力振幅で正規化された種々の周波数の最大出力振幅であり、ｘ軸はｆ _cで正規化された入力周波数である。 図から分かるように、ｆ _in ＞２ｆ _cの後は同じ周波数応答が繰り返されるが振幅は小さくなる。 ２（ｐ−１）ｆ _c ≦ｆ _in ≦２ｐｆ _cでは、出力周波数ｆ _{ou t}は｜ｆ _in −（２ｐ−１）ｆ _c ｜に等しい。 ただしｐは整数（≧１）である。 ｆ _in ＝（２ｐ−１）ｆ _cのとき出力はＤＣ電圧であり、その振幅はｆ _inとｆ _cの位相関係に依存する。 所定のｐでは、（２ｐ−１）ｆ _c −ｆ _in1 ＝ｆ _in2 −（２ｐ−１）
ｆ _cのとき、入力周波数ｆ _in1 （＜（２ｐ−１）ｆ _c ）とｆ _in2 （＞（２ｐ−１）ｆ _c ）について同じ出力周波数が生成されるが、位相は異なる。 図６Ｂは、ｆ _c ＝１
０００ＭＨｚのとき種々の入力周波数での出力サンプル波形をＩ相（実線）とＱ
相（点線）について示す。 これは、ＢＰＣＳ回路が同時にフィルタとミクサとサンプラであることを示す。 【００２０】 図７Ａと図７Ｂは、ｎ＝５０とｎ＝５００のときの一定重みＢＰＣＳ回路の理想的な周波数応答をそれぞれ示す。 図７Ａはｎ＝５０のとき、範囲０＜ｆ _in ＜２
ｆ _cと、小さな範囲０．９５ｆ _c ＜ｆ _in ＜１．０５ｆ _cの周波数応答を示す。 図７
Ｂはｎ＝５００のとき、範囲０＜ｆ _in ＜２ｆ _cと、小さな範囲０．９９５ｆ _c ＜ｆ _in ＜１．００５ｆ _cの周波数応答を示す。 図から分かるように、Ｎ＝５０のときΔｆ _3dB ＝０．０１８ｆ _cであり、Ｎ＝５００のときΔｆ _3dB ＝０．００１８ｆ _cである。 すなわち、帯域幅はｎに逆比例する。 遠端の周波数成分の振幅はｎの増加と共に減少するが、最大隣接ピークはどちらの場合もほとんど変わらず、−１３
ｄＢ付近である。 【００２１】 ｎ＝５０とｎ＝５００のときの直線重みＢＰＣＳ回路の理想的な周波数応答を図８Ａと図８Ｂにそれぞれ示す。 直線重みは、サンプリング段階で電流の重みが最初は直線的に増加し、次に、サンプリング窓の中心に対称に直線的に減少することを意味する。 図８Ａは、ｎ＝５０のとき、範囲０＜ｆ _in ＜２ｆ _cと、小さな範囲０．９ｆ _c ＜ｆ _in ＜１．１ｆ _cの周波数応答を示す。 図８Ｂはｎ＝５００のとき、範囲０＜ｆ _in ＜２ｆ _cと、小さな範囲０．９９ｆ _c ＜ｆ _in ＜１．０１ｆ _cの周波数応答を示す。 図から分かるように、ｎ＝５０のときΔｆ _3dB ＝０．０２５ｆ _cであり、ｎ＝５００のときΔｆ _3dB ＝０．００２５ｆ _cであって、一定重みの場合に比べてやや増加している。 遠端の周波数成分の振幅はｎの増加と共に急速に減少する。 一定重みの場合に比べて、最大隣接ピークは−２６ｄＢと−２７ｄＢにそれぞれ減少する。 【００２２】 図９Ａと図９Ｂは、ガウス重みＢＰＣＳ回路の理想的な周波数応答を示す。 ガウス重みは、サンプリング段階で電流の重みが、サンプリング窓の中心に対称に所定のσでガウス関数ｅｘｐ（−ｔ ² ／２σ ² ）に従って変化することを意味する。 比Δｔ／σは重みパラメータである。 ただし、Δｔはサンプリング窓の半分、
σは標準偏差である。 図９Ａは、範囲０＜ｆ _in ＜２ｆ _cで、ｎ＝７５のときΔｔ
／σ＝３．５と、ｎ＝８７のときΔｔ／σ＝４におけるそれぞれの周波数応答を示す。 ３ｄＢ帯域幅は共に０．０２５ｆ _cである。 図９Ｂは、範囲０．９ｆ _c ＜ｆ _in ＜１．１ｆ _cで、ｎ＝７５０のときΔｔ／σ＝３．５と、ｎ＝８７０のときΔ
ｔ／σ＝４におけるそれぞれの周波数応答を示す。 ３ｄＢ帯域幅は共に０．００
２５ｆ _cである。 遠端の周波数成分と隣接ピークの振幅はガウス重みと共に実質的に減少する。 最大隣接ピークは−６１ｄＢから−７８ｄＢの範囲である。 【００２３】 ｎ−ＭＯＳトランジスタを用いた差動ＢＰＣＳ回路８のコアの実施の形態１４
を図１０に示す。 クロックされるスイッチはｎ−ＭＯＳトランジスタ１５Ａ，１
５Ｂ，１５Ｃ，１５Ｄである。 Ｗ＆Ｓ要素はｎ−ＭＯＳトランジスタ１６Ａと１
６Ｂである。 リセット・スイッチはｎ−ＭＯＳトランジスタ１８Ａと１８Ｂである。 コンデンサはオンチップＭＯＳコンデンサ１７Ａと１７Ｂである。 クロックは正弦波であるが、準方形波を用いてもよい。 実施の形態１４は全てのＣＭＯＳ
プロセスで動作する。 しかし０．８μｍＣＭＯＳプロセスのパラメータはＨＳＰ
ＩＣＥシミュレーションで用いられる。 次の３つの実施の形態は、特定の成分値とＷ＆Ｓ信号パラメータを持つ実施の形態１４に基づいている。 【００２４】 ｎ＝１０のとき、ｆ _c ＝１０００ＭＨｚにおける一定重みの実施の形態１９を図１１Ａに示す。 クロックされるスイッチはｎ−ＭＯＳトランジスタ２０Ａ，２
０Ｂ，２０Ｃ，２０Ｄである。 Ｗ＆Ｓ要素はｎ−ＭＯＳトランジスタ２１Ａと２
１Ｂである。 リセット・スイッチはｎ−ＭＯＳトランジスタ２３Ａと２３Ｂである。 これらは全て最小のサイズ、２μｍ／０．８μｍ（幅／長さ）を有する。 コンデンサはＭＯＳコンデンサ２２Ａと２２Ｂで、共に４０ｐＦである。 一定重みＷ＆Ｓ信号の幅は、ｎ＝１０に対応する１０ｎｓである。 最大差動出力サンプル電圧は約１００ｍＶである。 図１１Ｂは、ｆ _in ＝９００−１１００ＭＨｚにおける理論的周波数応答を実線で、ＨＳＰＩＣＥシミュレーションによる周波数応答を点線で示す。 シミュレーションによる周波数応答は理論的周波数応答にほぼ従う。 両方とも、最大隣接ピークは−１３ｄＢで、Δｆ _3dB ＝１８ＭＨｚである。 【００２５】 ｎ＝５９のとき、ｆ _c ＝１０００ＭＨｚにおける直線重みの実施の形態２４を図１２Ａに示す。 クロックされるスイッチはｎ−ＭＯＳトランジスタ２５Ａ，２
５Ｂ，２５Ｃ，２５Ｄで、全て大きなサイズの１０μｍ／０．８μｍを有する。
これにより、信号電流はスイッチではなくＷ＆Ｓ要素により左右される。 Ｗ＆Ｓ
要素はｎ−ＭＯＳトランジスタ２１Ａと２１Ｂで、２μｍ／０．８μｍである。
リセット・スイッチはｎ−ＭＯＳトランジスタ２３Ａと２３Ｂで、２μｍ／０．
８μｍである。 コンデンサはＭＯＳコンデンサ２２Ａと２２Ｂで、共に４０ｐＦ
である。 直線重みＷ＆Ｓ信号の幅は、ｎ＝５９に対応する５９ｎｓである。 最大差動出力サンプル電圧は約１００ｍＶである。 図１２Ｂは、ｆ _in ＝９００−１１
００ＭＨｚにおける理論的周波数応答を実線で、ＨＳＰＩＣＥシミュレーションによる周波数応答を点線で示す。 シミュレーションによる周波数応答は基本的に理論的周波数応答に従う。 両方とも、Δｆ _3dB ＝２１ＭＨｚである。 しかし実施の形態２４では、最大隣接ピークは−３０ｄＢで、理論的応答のピークより小さい。 これは、ｎ−ＭＯＳトランジスタ２１Ａまたは２１Ｂのコンダクタンスが直線Ｗ＆Ｓ信号と共に直線的に変わらないからである。 実際の重み関数は直線とガウスの中間である。 【００２６】 ｎ＝５９９のとき、ｆ _c ＝１０００ＭＨｚにおける直線重みの実施の形態２６
を図１３Ａに示す。 クロックされるスイッチはｎ−ＭＯＳトランジスタ２５Ａ，
２５Ｂ，２５Ｃ，２５Ｄで、１０μｍ／０．８μｍである。 Ｗ＆Ｓ要素はｎ−Ｍ
ＯＳトランジスタ２７Ａと２７Ｂで、２μｍ／１６μｍである。 注意すべきであるが、２７Ａと２７Ｂの長さを１６μｍの大きさにして、かかる長い充電時間（
５９９ｎｓ）中、信号電流とコンデンサ電圧を制限する。 リセット・スイッチはｎ−ＭＯＳトランジスタ２３Ａと２３Ｂで、２μｍ／０．８μｍである。 コンデンサはＭＯＳコンデンサ２８Ａと２８Ｂで、共に２０ｐＦである。 直線重みＷ＆
Ｓ信号の幅は、ｎ＝５９９に対応する５９９ｎｓである。 最大差動出力サンプル電圧は約１００ｍＶである。 図１３Ｂは、ｆ _in ＝９９０−１０１０ＭＨｚにおける理論的周波数応答を実線で、ＨＳＰＩＣＥシミュレーションによる周波数応答を点線で示す。 シミュレーションによる周波数応答は基本的に理論的周波数応答に従う。 両方とも、Δｆ _3dB ＝２ＭＨｚである。 上に述べたのと同じ理由から、
実施の形態２６の最大隣接ピークは−３０ｄＢであり、理論的応答のピークより小さい。 【００２７】 図１４Ａと図１４Ｂは、出力の揺れと直線性を改善する能動積分器それぞれを示す。 単一端の能動積分器２９を図１４Ａに示す。 これは、図のように接続された差動入力単一出力増幅器３０と、インバータ３５と、コンデンサ３１と、スイッチ３２，３３，３４とを備える。 能動積分器は信号入力を常に実質的に接地に保って、コンデンサ電圧が信号電流に与える影響を除去する。 増幅器３０の帯域幅は信号のベースバンドをカバーするだけでよく、搬送波をカバーする必要はない。 これは実現可能である。 インバータ３５はリセット信号を入力として用いて遅れを持つ反転リセット信号を生成してスイッチ３３を制御し、リセット信号はスイッチ３２と３４を制御する。 リセット段階でスイッチ３２と３４は導通してスイッチ３３は切れる。 コンデンサ３１の電圧はリセットされて増幅器３０の入力オフセット電圧になる。 サンプリング段階でスイッチ３２と３４は切れてスイッチ３３は導通する。 コンデンサ３１は信号電流により充電される。 同時に、増幅器３０のオフセット電圧は打ち消される。 差動能動積分器３６を図１４Ｂに示す。 これは差動入力差動出力増幅器３７と、２個のコンデンサ３１Ａと３１Ｂと、インバータ３５と、スイッチ３２Ａ,３２Ｂ,３３Ａ，３３Ｂ，３４Ａ，３４Ｂ
とを備える。 これは基本的に積分器２９と同様に動作するが、異なる点は差動入力信号を用いて差動出力を生成することである。 積分器２９は図１Ａの積分器３
の代わりに用いよく、積分器３６は図３の積分器１０の代わりに用いてよい。 【００２８】 図１５は２ステップＢＰＣＳ回路３８を示す。 これは第１のＢＰＣＳ回路３９
と、チョッピング回路４０と、増幅器４１と、第２のＢＰＣＳ回路４２と、第２
のクロックを生成するクロック信号発生器４３とを備える。 第１のＢＰＣＳ回路３９と第２のＢＰＣＳ回路４２はＢＰＣＳ回路５，８，１１，１９，２４，２６
のどの型でもよい。 第１のＢＰＣＳ回路３９の２入力に差動アナログ信号の２端をそれぞれ与え、そのクロック入力に第１のクロックを与える。 第１のサンプリング速度を持つ信号サンプルを第１のＢＰＣＳ回路３９で生成してチョッピング回路４０に与え、第２のクロックで制御してサンプルを時間的に対称にチョッピングする。 チョッピング周波数と同じ新しい搬送波周波数を持つチョッピングされた信号をチョッピング回路４０から増幅器４１に与え、増幅された差動信号を第２のＢＰＣＳ回路４２の２入力にそれぞれ与える。 第２のクロックの制御により、第２のＢＰＣＳ回路４２は第２のサンプリング速度を持つ最終サンプル出力を生成する。 ２ステップＢＰＣＳ回路３８は性能のトレードオフに柔軟性を与える。 ２ステップＢＰＣＳ回路３８に基づいて、更に多くのステップのＢＰＣＳ回路を構築することができる。 【００２９】 フロントエンド・サンプリング無線受信機構造４４を図１６に示す。 これは、
ｆ _pass ＜２ｆ _cを持つ低域フィルタ４５と、差動出力低雑音増幅器（ＬＮＡ）４
６と、２つのＢＰＣＳ回路４７Ａと４７Ｂと、９０°移相器４８と、ローカル発振器４９とを備える。 アンテナからの無線信号は低域フィルタ４５の入力に入る。 ２ｆ _cを超える周波数成分は大幅に減衰する。 低域フィルタ４５の出力をＬＮ
Ａ４６に与え、十分大きな振幅を持つ差動出力を生成する。 差動出力をＢＰＣＳ
回路４７Ａと４７Ｂの入力に同時に与える。 同時に、ローカル発振器４９が生成するＩクロック信号をＢＰＣＳ回路４７Ａに与え、９０°移相器がＩクロック信号から生成するＱクロック信号をＢＰＣＳ回路４７Ｂに与える。 ＢＰＣＳ回路４
７Ａと４７ＢはＩサンプルとＱサンプルをそれぞれ生成する。 サンプル出力は、
直ぐディジタル・データに変換してもよいし、更に処理してもよい。 ＢＰＣＳ回路４７Ａと４７ＢはＢＰＣＳ回路５，８，１１，１９，２４，２６のどれでもよい。 これらの回路内の積分器は受動積分器でもよいし能動積分器でもよい。 無線受信機構造４４はフロントエンドに濾波機能と混合機能とサンプリング機能を同時に有するので、Ａ／Ｄ変換の性能要求が緩和され、アナログ・フィルタが不要になり、ＤＳＰの機能が高度に利用される。 原理的に、任意の狭い帯域幅（すなわち、任意の高いＱ値）が可能である。 濾波機能の中心周波数は容易にプログラムすることができる。 これは広い応用範囲を持つ優れた無線通信機構造である。 【００３０】 ＣＳおよびＢＰＣＳ回路に用いられるサンプリング・コンデンサは電圧サンプリング回路に用いられるものよりはるかに大きいので、雑音が少なく、充電とクロックのフィードスルーが低い。 ＢＰＣＳ回路は同時に、無線周波数で動作するフィルタとミクサとサンプラである。 中心周波数と帯域幅と隣接選択性は、クロック周波数と数ｎとＷ＆Ｓ信号波形により設定することできる。 これはフロントエンド・サンプリング無線受信機とシステム・オン・チップに特に有用である。 【００３１】 理解されるように、この明細書では本発明の多くの特徴と機能を、本発明の機能の詳細と共に示したが、この開示は単なる例であって、特許請求の範囲に規定されている本発明の範囲内で詳細を変更することできる。 【図面の簡単な説明】 【図１Ａ】 本発明に係る電荷サンプリング（ＣＳ）回路の第１の実施の形態のブロック図である。 【図１Ｂ】 図１Ａの電荷サンプリング（ＣＳ）回路の動作波形を示す。 【図１Ｃ】 図１Ａの電荷サンプリング（ＣＳ）回路の周波数応答を示す。 【図２Ａ】 本発明に係る帯域通過電荷サンプリング（ＢＰＣＳ）回路の第１の実施の形態のブロック図である。 【図２Ｂ】 図２Ａの帯域通過電荷サンプリング（ＢＰＣＳ）回路の動作波形を示す。 【図３】 本発明に係る差動ＢＰＣＳ回路の第１の実施の形態のブロック図である。 【図４】 本発明に係る並列差動ＢＰＣＳ回路の第１の実施の形態のブロック図である。 【図５】 本発明に係るＢＰＣＳ回路の濾波機能を示す。 【図６Ａ】 ｎ＝１０のときの、本発明に係る一定重みＢＰＣＳ回路の理想的な周波数応答である。 【図６Ｂ】 ｎ＝１０のときの、本発明に係る一定重みＢＰＣＳ回路の出力サンプル波形である。 【図７Ａ】 ｎ＝５０のときの、一定重みＢＰＣＳ回路の理想的な周波数応答である。 【図７Ｂ】 ｎ＝５００のときの、一定重みＢＰＣＳ回路の理想的な周波数応答である。 【図８Ａ】 ｎ＝５０のときの、直線重みＢＰＣＳ回路の理想的な周波数応答である。 【図８Ｂ】 ｎ＝５００のときの、直線重みＢＰＣＳ回路の理想的な周波数応答である。 【図９Ａ】 ｎ＝７５とｎ＝８７のときの、ガウス重みＢＰＣＳ回路の理想的な周波数応答である。 【図９Ｂ】 ｎ＝７５０とｎ＝８７０のときの、ガウス重みＢＰＣＳ回路の理想的な周波数応答である。 【図１０】 図３の差動ＢＰＣＳ回路の、第１の実施の形態の回路図である。 【図１１Ａ】 １０００ＭＨｚにおいて一定重みでｎ＝１０のときの、図１０に係る回路図を示す。 【図１１Ｂ】 図１１Ａの回路の生成された周波数応答を示す。 【図１２Ａ】 １０００ＭＨｚにおいて直線重みでｎ＝５９のときの、図１０に係る回路図を示す。 【図１２Ｂ】 図１２Ａの回路の生成された周波数応答を示す。 【図１３Ａ】 １０００ＭＨｚにおいて直線重みでｎ＝５９９のときの、図１０に係る回路図を示す。 【図１３Ｂ】 図１３Ａの回路の生成された周波数応答を示す。 【図１４Ａ】 単一端の能動積分器の回路図である。 【図１４Ｂ】 差動能動積分器の回路図である。 【図１５】 ２ステップＰＢＣＳ回路のブロック図である。 【図１６】 フロントエンド・サンプリング無線受信機構造のブロック図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書【提出日】平成１４年１月１１日（２００２．１．１１） 【手続補正１】 【補正対象書類名】明細書【補正対象項目名】特許請求の範囲【補正方法】変更【補正の内容】 【特許請求の範囲】 【請求項１】 電荷サンプリング（ＣＳ）回路（１）であって、制御信号発生器（４）を備え、サンプリング段階で前記制御信号発生器（４）からのサンプリング信号に応じて前記電荷サンプリング回路（１）へのアナログ入力信号を制御して積分器（３）で積分し、ここで前記アナログ入力信号の電流を積分して積分電荷を生成してサンプリング段階の終わりに比例電圧または電流サンプルを信号出力に生成し、その特徴は、前記サンプリング段階は刻ｔ ₁から時刻ｔ ₂までで あって、ここで前記サンプルは時刻ｔ _s ＝（ｔ ₁ ＋ｔ ₂ ）／２での前記アナログ信
号の瞬時値を表し、一定部分と周波数依存部分（ｓｉｎ（２πｆ _i Δｔ））／（
２πｆ _i Δｔ）から成る係数だけ前記瞬時値とは異なる、ただし、ｆ _iは前記アナ ログ信号の第ｉ成分の周波数であり、Δｔ＝（ｔ ₂ −ｔ ₁ ）／２、すなわち、前記 サンプリング段階の幅の半分であることである、電荷サンプリング（ＣＳ）回路（１）。 【請求項２】 請求項１記載の電荷サンプリング（ＣＳ）回路（１）であって、アナログ入力信号のための信号入力と、前記積分器（３）の信号入力に接続する信号出力と、前記制御信号発生器（４）のサンプリング信号出力に接続して前記発生器（４）からの前記サンプリング信号がサンプリング段階にあるときだけ前記スイッチを制御して導通させる制御入力とを有するサンプリング・スイッチ（２）を特徴とする、電荷サンプリング（ＣＳ）回路（１）。 【請求項３】 請求項１または２記載の電荷サンプリング回路であって、前記制御信号発生器（４）は前記積分器（３）を制御して、前記発生器（４）からのリセット信号を前記積分器（３）の制御入力に与えるまで前記サンプルを保持することを特徴とする、電荷サンプリング回路。 【請求項４ 】 請求項１−３のいずれか記載の第１および第２のＣＳ回路を特徴とする差動電荷サンプリング（ＣＳ）回路であって、ここで前記ＣＳ回路の全ての制御信号発生器を共通の制御信号発生器（４）に置き換え、前記第１のＣ
Ｓ回路の信号入力は前記差動ＣＳ回路の第１のアナログ入力であり、前記第２のＣＳ回路の信号入力は差動アナログ信号用の前記差動ＣＳ回路の第２の入力であり、前記第１のＣＳ回路の信号出力と前記第２のＣＳ回路の信号出力は前記差動ＣＳ回路の第１の信号出力と第２の信号出力である、差動電荷サンプリング（Ｃ
Ｓ）回路。 【請求項５ 】 請求項４記載の差動電荷サンプリング回路であって、前記第１のＣＳ回路の積分器（３）と前記第２のＣＳ回路の積分器（３）は２入力を持つ単一差動積分器を形成して、前記アナログ信号の差動電流を積分し、前記第１
の信号出力と第２の信号出力で差動サンプルを生成することを特徴とする、差動電荷サンプリング（ＣＳ）回路。 【請求項６ 】 帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）であって、信号制御発生器（７）を備え、差動アナログ信号の第１の端と第２の端を制御して、重みおよびサンプリング（Ｗ＆Ｓ）段階で前記制御信号発生器（７）からのＷ＆Ｓ信号に応じてＷ＆Ｓ要素（６）で重みを付け、ここで前記アナログ信号の電流は前記Ｗ＆Ｓ信号がＷ＆Ｓ段階にあるときだけ前記Ｗ＆Ｓ要素（６）を通過し、また前記制御信号発生器（７）は前記Ｗ＆Ｓ段階で前記Ｗ＆Ｓ要素（６）
の出力信号を制御して積分器（３）で積分し、ここで前記Ｗ＆Ｓ要素（６）の出力信号の電流を積分して積分電荷を生成して、前記Ｗ＆Ｓ段階の終わりに比例電圧または電流サンプルを信号出力で生成することを特徴とする、帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）。 【請求項７ 】 請求項６記載の帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）であって、第１のスイッチ（２Ａ）であって、前記差動アナログ信号の第１の端を受ける信号入力と、前記重みおよびサンプリング（Ｗ＆Ｓ）要素（６）
の信号入力に接続する信号出力と、前記制御信号発生器（７）のクロック出力に接続してクロック信号を受けるときだけ前記スイッチ（２Ａ）を制御して導通させる制御入力とを有する第１のスイッチ（２Ａ）と、第２のスイッチ（２Ｂ）であって、前記差動アナログ信号の第２の端を受ける信号入力と、前記重みおよびサンプリング（Ｗ＆Ｓ）要素（６）の前記信号入力に接続する信号出力と、前記制御信号発生器（７）の反転クロック出力に接続してクロック信号を受けるときだけ前記スイッチ（２Ｂ）を制御して導通させる制御入力とを有する第２のスイッチ（２Ｂ）と、前記重みおよびサンプリング（Ｗ＆Ｓ）要素（７）であって、
前記制御信号発生器のＷ＆Ｓ信号出力に接続する制御入力を有し、ここで前記アナログ信号の電流は前記Ｗ＆Ｓ信号が前記クロックのｎサイクルを含むＷ＆Ｓ段階にあるときだけ前記Ｗ＆Ｓ要素（６）を通過し、前記アナログ信号の電流は一定、直線、ガウスまたはその他の重み関数を持つ前記Ｗ＆Ｓ信号により制御されるＷ＆Ｓ要素（６）と、積分器であって、前記Ｗ＆Ｓ要素（６）の出力に接続する信号入力と前記制御信号発生器（７）のリセット信号出力に接続する制御入力を持つ積分器とを特徴とする、帯域通過電荷サンプリング（ＢＰＣＳ）回路（５
）。 【請求項８ 】 請求項６または７記載の帯域通過電荷サンプリング（ＢＰＣ
Ｓ）回路（５）であって、制御信号発生器（７）は積分器を制御して前記リセット信号が始まるリセット段階まで前記サンプルを保持することを特徴とする、帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）。 【請求項９ 】 請求項６−８のいずれか記載の帯域通過電荷サンプリング（
ＢＰＣＳ）回路（５）であって、前記サンプルは前記アナログ信号のベースバンド内容を表し、前記出力周波数は２（ｐ−１）ｆ _c ≦ｆ _in ≦ｐｆ _cにおいてｆ _out
＝｜ｆ _in −（２ｐ−１）ｆ _c ｜であり、ここでｆ _inは前記アナログ信号の周波数成分の１つ、ｆ _cは前記クロックの周波数、ｐは整数で≧１であり、前記出力周波数の位相は前記ｆ _inの位相とｆ _cの位相に依存し、ｐ＝１は主周波数応答範囲を定義し、ｐ＞１では同じ形の周波数応答を繰り返すが振幅は減少し、所定のｐ
では（２ｐ−１）ｆ _c −ｆ _in1 ＝ｆ _in2 −（２ｐ−１）ｆ _cのとき周波数ｆ _in1 （＜
（２ｐ−１）ｆ _c ）とｆ _in2 （＞（２ｐ−１）ｆ _c ）において同じ出力周波数が得られるが位相は異なり、前記周波数応答の帯域幅と形は前記ｎ（ｎが大きいほど帯域幅は狭い）と前記重み関数（一定、直線、ガウス、またはその他の関数）に依存し、前記ＢＰＣＳ回路は同時にフィルタとミクサとサンプラであることを特徴とする、帯域通過電荷サンプリング（ＢＰＣＳ）回路（５）。 【請求項１０ 】 請求項６−９のいずれか記載の第１および第２のＢＰＣＳ
回路を特徴とする差動帯域電荷サンプリング（ＢＰＣＳ）回路（８）であって、
前記ＢＰＣＳの全ての制御信号発生器を共通の制御信号発生器（７）に置き換え、前記第１のＢＰＣＳ回路の第１信号入力と第２の信号入力を前記第１のＢＰＣ
Ｓ回路の第２入力と第１入力にそれぞれ接続し、また第１の信号入力と、第２の信号入力と、前記第１のＢＰＣＳ回路の信号出力と、前記第２のＢＰＣＳ回路の信号出力は、前記差動帯域電荷サンプリング（ＢＰＣＳ）回路の第１の信号入力と、第２の信号入力と、第１の信号出力と、第２の信号出力である、差動帯域電荷サンプリング（ＢＰＣＳ）回路（８）。 【請求項１１ 】 請求項１０記載の差動帯域電荷サンプリング（ＢＰＣＳ）
回路（８）であって、前記第１のＢＰＣＳ回路と前記第２のＢＰＣＳ回路内の積分器（３Ａ，３Ｂ）を統合して単一の差動積分器（１０）を形成して前記アナログ信号の差動電流を積分し、差動サンプルを前記差動ＢＰＣＳ回路の前記第１の信号出力と前記第２の信号出力で生成することを特徴とする、差動帯域電荷サンプリング（ＢＰＣＳ）回路（８）。 【請求項１２ 】 先行請求項１−３のいずれか記載の多数のＣＳ回路を備える並列ＣＳ回路であって、全ての第１の信号入力をまとめて前記並列ＣＳ回路の第１のアナログ信号入力として接続し、前記ＣＳ回路の全ての制御信号発生器を共通の制御信号発生器に置き換え、マルチプレクサは前記ＣＳ回路の信号出力にそれぞれ接続する前記数の信号入力と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、信号出力とを有して、前記ＣＳ回路の出力が保持段階にあるとき前記ＣＳ回路の出力を多重化して前記並列ＣＳ回路の出力に与え、
ここで前記並列ＣＳ回路はサンプリング速度を高め、２連続サンプリン点の間の時間間隔を短くし、前記並列ＣＳ回路は単一端回路であることを特徴とする、並列ＣＳ回路。 【請求項１３ 】 前記請求項４または５記載の多数のＣＳ回路を備える並列ＣＳ回路であって、全ての第１の信号入力をまとめて前記並列ＣＳ回路の第１のアナログ信号入力として接続して差動アナログ信号の第１の端を受け、全ての第２の信号入力をまとめて前記並列ＣＳ回路の第２のアナログ信号入力として接続して前記差動アナログ信号の第２の端を受け、前記ＣＳ回路の全ての制御信号発生器を共通の制御信号発生器に置き換え、マルチプレクサは前記ＣＳ回路の信号出力対にそれぞれ接続する前記数の信号入力対と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、信号出力対とを有して、前記ＣＳ回路の出力対が保持段階にあるとき前記ＣＳ回路の出力対を多重化して前記並列ＣＳ回路の出力対に与え、ここで前記並列ＣＳ回路はサンプリング速度を高め、２連続サンプリン点の間の時間間隔を短くし、前記並列ＣＳ回路は差動回路であることを特徴とする、並列ＣＳ回路。 【請求項１４ 】 請求項１２または１３記載の並列ＣＳ回路であって、前記制御信号発生器は、クロック入力と、前記数のサンプリング信号出力と、前記数のリセット信号出力と、前記数の多重化信号出力とを有して、前記ＣＳ回路のスイッチの制御入力に接続するサンプリング信号出力で前記数のサンプリング信号をそれぞれ生成し、前記ＣＳ回路の積分器の制御入力に接続する前記リセット信号出力で前記数のリセット信号をそれぞれ生成し、前記多重化信号出力で前記数の多重化信号を生成し、前記リセット信号と前記サンプリング信号と前記多重化信号を均一に時間的に交互配置することを特徴とする、並列ＣＳ回路。 【請求項１５ 】 請求項６−９記載の多数のＢＰＣＳ回路を備える並列ＢＰ
ＣＳ回路（１１）であって、全ての第１の信号入力をまとめて前記並列ＣＳ回路の第１のアナログ信号入力として接続して差動アナログ信号の第１の端を受け、
全ての第２の信号入力をまとめて前記並列ＣＳ回路の第２のアナログ信号入力として接続して差動アナログ信号の第２の端を受け、全ての前記第１のスイッチを分離または統合し、全ての前記第２のスイッチを分離または統合し、前記ＢＰＣ
Ｓ回路内の全ての制御信号発生器を共通の制御信号発生器（１３）に置き換え、
マルチプレクサ（１１）は前記ＢＰＣＳ回路の信号出力に接続する前記数の信号入力対と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、
信号出力とを有して、前記ＢＰＣＳ回路の信号出力が保持段階にあるとき前記Ｂ
ＰＣＳ回路の出力を多重化して前記信号出力に与え、ここで前記信号出力は前記並列ＢＰＣＳ回路の信号出力であり、また前記並列ＢＰＣＳ回路はサンプリング速度を高め、２連続サンプリン点の間の時間間隔を小さくし、前記並列ＢＰＣＳ
回路は単一端回路であることを特徴とする、並列ＢＰＣＳ回路（１１）。 【請求項１６ 】 請求項１０または１１記載の多数のＢＰＣＳ回路を備える並列ＢＰＣＳ回路（１１）であって、全ての第１の信号入力をまとめて前記並列ＢＰＣＳ回路の第１の信号入力として接続して差動アナログ信号の第１の端を受け、全ての第２の信号入力をまとめて前記並列ＢＰＣＳ回路の第２の信号入力として接続して差動アナログ信号の第2の端を受け、前記第１のＢＰＣＳ回路内の全ての第１のスイッチを分離または統合し、前記第１のＢＰＣＳ回路内の全ての第２のスイッチを分離または統合し、前記第２のＢＰＣＳ回路内の全ての第１のスイッチを分離または統合し、前記第２のＢＰＣＳ回路内の全ての第２のスイッチを分離または統合し、前記ＢＰＣＳ回路の全ての制御信号発生器を共通の制御信号発生器に置き換え、マルチプレクサは前記ＢＰＣＳ回路の信号出力対に接続する前記数の信号入力対と、前記共通の制御信号発生器の多重化信号出力に接続する制御入力と、出力対とを有して、前記ＢＰＣＳ回路の信号出力対が保持段階にあるとき前記ＢＰＣＳ回路の出力対を多重化して前記信号出力対に与え、ここで前記信号出力対は前記並列ＢＰＣＳ回路の信号出力対であり、また前記並列Ｂ
ＰＣＳ回路はサンプリング速度を高め、２連続サンプリン点の間の時間間隔を小さくし、ここで前記並列ＢＰＣＳ回路は差動回路であることを特徴とする、並列ＢＰＣＳ回路（１１）。 【請求項１７ 】 請求項１５または１６記載の多数のＢＰＣＳ回路を備える並列ＢＰＣＳ回路であって、制御信号発生器は、クロック入力と、クロック出力と、反転クロック出力と、前記数のＷ＆Ｓ信号出力と、前記数のリセット信号出力と、前記数の多重化信号出力とを持ち、ここで前記クロック入力は前記並列Ｂ
ＰＣＳ回路のクロック入力であって、前記ＢＰＣＳ回路の全ての第１のスイッチの制御入力に接続する前記共通の信号制御発生器のクロック出力でクロック信号を生成し、また前記ＢＰＣＳ回路の全ての第２のスイッチの制御入力に接続する前記反転クロック出力の反転クロックを生成するのに用いられ、前記数のＷ＆Ｓ
信号出力は前記ＢＰＣＳ回路の全てのＷ＆Ｓ要素（９Ａ−９Ｘ）の制御入力に接続し、前記数のリセット信号出力は前記ＢＰＣＳ回路の全ての積分器（１０Ａ−
１０Ｘ）の制御入力に接続し、前記数の多重化信号とリセット信号とサンプリング信号と多重化信号とを均一に時間的に交互配置することを特徴とする、並列Ｂ
ＰＣＳ回路。 【請求項１８ 】 請求項１−３または１２のいずれか記載のＣＳ回路であって、アナログ信号を受ける信号入力と、（２πｆ _i Δｔ）／（ｓｉｎ（２πｆ _i Δ
ｔ））に比例する周波数応答を持つ信号出力とを有するアナログ周波数補償回路を備え、ここで前記信号出力は前記ＣＳの信号入力に接続することを特徴とする、ＣＳ回路。 【請求項１９ 】 請求項４，５または１３のいずれか記載のＣＳ回路であって、アナログ信号を受ける信号入力対と、（２πｆ _i Δｔ）／（ｓｉｎ（２πｆ _i Δｔ））に比例する周波数応答を持つ信号出力対とを有するアナログ周波数補償回路を備え、ここで前記信号出力対は前記ＣＳの第１の信号入力と第２の信号入力に接続することを特徴とする、ＣＳ回路。 【請求項２０ 】 請求項１−３または１２のいずれか記載のＣＳ回路であって、（２πｆ _i Δｔ）／（ｓｉｎ（２πｆ _i Δｔ））に比例する周波数応答を持ち、前記ＣＳ回路の信号出力をディジタル信号に変換するＡ／Ｄ変換器の後に接続するディジタル周波数補償回路を特徴とする、ＣＳ回路。 【請求項２１ 】 請求項４，５または１３のいずれか記載のＣＳ回路であって、（２πｆ _i Δｔ）／（ｓｉｎ（２πｆ _i Δｔ））に比例する周波数応答を持ち、前記ＣＳ回路の信号出力対をディジタル信号に変換するＡ／Ｄ変換器の後に接続するディジタル周波数補償回路を特徴とする、ＣＳ回路。 【請求項２２ 】 先行請求項５−１１または１５-１７のいずれか記載の第１および第２のＢＰＣＳ回路（３９，４２）を備える２ステップＢＰＣＳ回路であって、 前記第１のＢＰＣＳ回路（３９）内の差動アナログ信号の第１の端と第２の端をそれぞれ受けて、前記第１のＢＰＣＳ回路の信号出力または出力対で信号サンプルを第１のサンプリング速度で生成する第１の信号入力と第２の信号入力と、 前記第１のＢＰＣＳ回路（３９）からの信号を時間的に対称に前記第１のサンプリング速度に等しいクロック信号の周波数でその信号出力または出力対でチョッピングするチョッピング回路（４０）と、 前記チョッピング回路からの信号を差動的にその信号出力対で増幅する差動出力増幅器（４１）と、 前記第２のＢＰＣＳの第１の信号入力と第２の信号入力は前記増幅器（４１）
の信号出力対に接続して、信号サンプルを第２のサンプリング速度で信号出力または出力対で生成する、 ことを特徴とする、２ステップＢＰＣＳ回路。 【請求項２３ 】 請求項２４記載の２ステップＢＰＣＳ回路であって、前記第１のＢＰＣＳ回路（３９）が用いる第１のクロック信号を受けるクロック入力を有し、また前記チョッピング回路のクロック入力と前記第２のＢＰＣＳ回路のクロック入力に同時に与える第２のクロック信号を生成するクロック信号発生器（４３）を特徴とする、２ステップＢＰＣＳ回路。 【請求項２４ 】 請求項１−２３記載の前記ＢＰＣＳ回路のいずれかの種類におけるビルディング・ブロックの構成であって、 ドレンを信号入力とし、ゲートを制御入力とし、ソースを信号出力とする、ｎ
−ＭＯＳトランジスタを備える前記スイッチのｎ−ＭＯＳ構成と、 ドレンを互いに接続して信号入力とし、ソースを互いに接続して信号出力とし、前記ｎ−ＭＯＳトランジスタのゲートを制御入力とする、ｎ−ＭＯＳトランジスタおよびｐ−ＭＯＳトランジスタと、入力を前記ｎ−ＭＯＳトランジスタのゲートに接続し、出力を前記ｐ−ＭＯＳトランジスタのゲートに接続するインバータと、を備える前記スイッチのＣＭＯＳ構成と、 ドレンを信号入力とし、ゲートを制御入力とし、ソースを信号出力とするｎ−
ＭＯＳトランジスタを備える前記Ｗ＆Ｓ要素の構成と、 第１の端を信号入力とし、第２の端を接地するコンデンサと、必要に応じて前記信号入力と前記コンデンサの第１の端の間に挿入するオプションの抵抗器と、
ドレンとソースを前記コンデンサの第１の端と第２の端にそれぞれ接続し、ゲートを制御入力とするｎ−ＭＯＳトランジスタと、を備える前記積分器の受動構成と、 信号入力と信号出力をそれぞれ前記差動積分器の第１の信号入力と第１の信号出力とする前記積分器の第１の受動構成と、信号入力と信号出力をそれぞれ前記差動積分器の第２の信号入力と第２の信号出力とする前記積分器の第２の受動構成と、を備える前記差動積分器の能動構成と、 正入力を接地し、負入力を前記積分器の信号入力とし、出力を前記積分器の信号出力とする差動入力単一出力増幅器と、第１の端を前記差動入力単一出力増幅器の負入力に接続するコンデンサと、入力を前記積分器の制御入力とするインバータと、信号入力を前記差動入力単一出力増幅器の負入力に接続し、制御入力を前記積分器の制御入力に接続し、信号出力を前記差動入力単一出力増幅器の出力に接続する前記スイッチの第１のｎ−ＭＯＳまたはＣＭＯＳ構成と、信号入力を前記コンデンサの第２の端に接続し、制御入力を前記積分器の制御入力に接続し、信号出力を接地する前記スイッチの第２のｎ−ＭＯＳまたはＣＭＯＳ構成と、
信号入力を前記コンデンサの第２の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力単一出力増幅器の出力に接続する前記スイッチの第３のｎ−ＭＯＳまたはＣＭＯＳ構成と、必要に応じて前記積分器の信号入力と前記差動入力単一出力増幅器の負入力の間に挿入するオプションの抵抗器と、を備える前記積分器の能動構成と、 負入力と、正入力と、正出力と、負出力を前記差動積分器の第１の信号入力と、第２の信号入力と、第１の信号出力と、第２の信号出力とする差動入力差動出力増幅器と、第１の端を前記差動入力差動出力増幅器の負入力に接続する第１のコンデンサと、第１の端を前記差動入力差動出力増幅器の正入力に接続する第２
のコンデンサと、入力を前記差動積分器の制御入力とするインバータと、信号入力を前記差動入力差動出力増幅器の負入力に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を前記差動入力差動出力増幅器の正出力に接続する、前記スイッチの第１のｎ−ＭＯＳ構成またはＣＭＯＳ構成と、信号入力を前記第１のコンデンサの第２の端に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を接地する前記スイッチの第２のｎ−ＭＯＳ構成またはＣＭ
ＯＳ構成と、信号入力を前記第１のコンデンサの第２の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力差動出力増幅器の正出力に接続する前記スイッチの第３のｎ−ＭＯＳ構成またはＣＭＯＳ構成と、信号入力を前記差動入力差動出力増幅器の正入力に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を前記差動入力差動出力増幅器の負入力に接続する前記スイッチの第４のｎ−ＭＯＳ構成またはＣＭＯＳ構成と、信号入力を前記第２のコンデンサの第２の端に接続し、制御入力を前記差動積分器の制御入力に接続し、信号出力を接地する前記スイッチの第５のｎ−ＭＯＳ構成またはＣＭ
ＯＳ構成と、信号入力を前記第２のコンデンサの第２の端に接続し、制御入力を前記インバータの出力に接続し、信号出力を前記差動入力差動出力増幅器の負出力に接続する前記スイッチの第６のｎ−ＭＯＳ構成またはＣＭＯＳ構成と、必要に応じて前記差動積分器の第１の信号入力と前記差動入力差動出力増幅器の負入力の間に挿入する第１のオプションの抵抗器と、必要に応じて前記差動積分器の第２の信号入力と前記差動入力差動出力増幅器の正入力の間に挿入する第２のオプションの抵抗器と、を備える前記差動積分器の能動構成と、 を特徴とするビルディング・ブロックの構成。 【請求項２５ 】 請求項６−１１，１５−１７,２２，２３記載の第１および第２のＢＰＣＳ回路を備えるフロントエンド・サンプリング無線受信装置であって、 前記クロック周波数の２倍以下の帯域幅を持ち、無線信号を受信して濾波する低域フィルタ（４５）と、 差動的に増幅された無線信号を前記濾波された信号から生成する低雑音増幅器（４６）と、 Ｉクロック信号をその信号出力に生成するローカル発振器（４９）と、 信号入力を前記ローカル発振器（４９）に接続して、前記Ｉクロック信号と同じ振幅でπ／２位相シフトしたＱクロック信号をその信号出力に生成するπ／２
移相器（４８）と、 を備え、 前記低雑音増幅器（４６）の信号出力対の２端を前記第１のＢＰＣＳ回路（４
７Ａ）と第２のＢＰＣＳ回路（４７Ｂ）にそれぞれ接続し、前記Ｉクロック信号出力を前記第１のＢＰＣＳ回路（４７Ａ）のクロック入力に接続し、前記Ｑクロック信号出力を前記第２のＢＰＣＳ回路（４７Ｂ）のクロック入力に接続して、
前記無線信号のベースバンドＩサンプルを前記第１のＢＰＣＳ回路（４７Ａ）の信号出力または出力対で生成し、前記無線信号のベースバンドＱサンプルを前記第２のＢＰＣＳ回路（４７Ｂ）の信号出力または出力対で生成する、 ことを特徴とする、フロントエンド・サンプリング無線受信装置。 【請求項２６ 】 請求項２５記載のフロントエンド・サンプリング無線受信装置であって、 前記第１および第２のＢＰＣＳ回路（４７Ａ，４７Ｂ）の前記ローカル発振器（４９）と前記移相器（４８）と前記クロック発生器を組み合わせて、差動Ｉクロック信号およびＱクロック信号を一層効果的にまた正確に生成し、 前記ベースバンドＩサンプルおよびＱサンプルを、２個の別個のアナログ・ディジタル変換器によりまたは単一の多重化アナログ・ディジタル変換器によりディジタル信号に変換し、 前記ディジタル信号をデジタル信号処理（ＤＳＰ）ユニットで処理し、 前記フロントエンド・サンプリング無線受信装置は非常に簡単化されたアナログ部を有する優れたアナログ無線受信装置であり、またＤＳＰの能力を高度に利用する、 ことを特徴とする、フロントエンド・サンプリング無線受信装置。 【請求項２７ 】 電荷サンプリングの方法であって、 サンプリング段階でアナログ入力信号を積分し、すなわち、アナログ入力信号の電流を積分して積分電荷を生成し、 前記サンプリング段階の終わりに前記積分電荷の比例電圧または電流サンプルを生成し、 ここで、前記サンプリング段階が時刻ｔ ₁から時刻ｔ ₂までの場合、前記サンプ ルは時刻ｔ _s ＝（ｔ ₁ ＋ｔ ₂ ）／２での前記アナログ信号の瞬時値を表し、一定部
分と周波数依存部分（ｓｉｎ（２πｆ _i Δｔ））／（２πｆ _i Δｔ）から成る係数 だけ前記瞬時値とは異なる、ただし、ｆ _iは前記アナログ信号の第ｉ成分の周波
数であり、Δｔ＝（ｔ ₂ −ｔ ₁ ）／２、すなわち、前記サンプリング段階の幅の半 分である、 ステップ を特徴とする、電荷サンプリングの方法。 【請求項２８ 】 請求項２７記載の電荷サンプリングの方法であって、前記アナログ入力信号は差動アナログ信号であり、前記積分電荷の前記比例電圧または電流サンプルは差動信号であることを特徴とする、電荷サンプリングの方法。 【請求項２９ 】 Ｗ＆Ｓ段階で差動アナログ信号の第１の端と第２の端に重みを付け、前記Ｗ＆Ｓ段階で重み付き信号を積分し、すなわち、前記重み付き信号の電流を積分して積分電荷を生成し、 前記Ｗ＆Ｓ段階の終わりに比例電圧または電流サンプルを生成する、 ステップを特徴とする、電荷サンプリングの方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ， ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，Ｋ Ｒ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，Ｓ Ｉ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ