Reprogrammable digital wireless communication device and its method of operation

【発明の詳細な説明】

【０００１】 本出願は、１９９９年５月７日出願の米国仮特許出願番号第６０／１３３，１
４１号、６０／１３３，１３７号、６０／１３３，１２９号及び６０／１３３，
１３５号に対する優先権を請求するものである。

【０００２】 （技術分野） 本発明は、概括的には、無線通信装置に関する。 より厳密には、本発明は、再プログラム可能なデジタル無線通信装置に関する。

【０００３】 （発明の背景） 現在使われている通信装置は「静的」装置である。 即ち、これらの通信装置は特定の無線通信標準をサポートするように、そして／又は、特定のアプリケーション（例：音声、データ転送）を特定のデータ転送速度でサポートするように設計されている。 通常は、地理的局所内であっても世界規模であっても、異なる無線ネットワークでは異なる無線通信標準が使用される。 このため、個人が異なる地域をまたいで移動する場合は、それぞれの地域で別々の通信装置を使用する必要がある。

【０００４】 加えて、新しく且つ進化を続けるユーザーアプリケーション及びサービスの出現により、静的な無線通信インフラストラクチャ及びターミナルは設計の見直しが必要となっている。 こうして、このようなサービスを利用又は使用可能にしたいと希望する個人又はサービスプロバイダは、装置の取替え又はアップグレード化を迫られている。

【０００５】 図１は、多重標準通信装置に対する先行技術によるアプローチとして実行されるデジタル通信モデム２０を示している。 送信器２２は、信号をチャネル２４に送信するが、このチャネル２４は、無線チャネルであっても物理チャネルであってもよい。 送信信号はモデム２０に受信され、そこで先ず無線周波数（ＲＦ）サブシステム２６により処理される。 ＲＦサブシステム２６は、アナログミキシング機能、アナログフィルタリング機能及びアナログゲイン制御機能を実行する。
ＲＦサブシステム２６からのアナログ信号は、次に、アナログ／デジタル変換器２８によって等価デジタル信号に変換される。

【０００６】 このデジタル信号は、次に、デジタルフロントエンド処理回路３０により処理されるが、この回路は、標準特定型、チャネル特定型、及び変調特定型の帯域幅選択、フィルタリング、サンプリングレート制御、及び他の信号処理を行なう。
デジタルフロントエンド処理回路３０を出た信号は、次に、検知器／復調器回路３２に送られ、ここで信号検知と復調オペレーションが行なわれる。 検知及び復調回路３２は、パラメータ推定回路３４との対話も行う。 検知及び復調回路３２
からの出力は、次にチャネルデコーダ３６によって処理され、次いでソースデコーダ３８で処理される。

【０００７】 図２Ａは、図１の構造をインプリメントする場合の先行技術によるアーキテクチャを示している。 ここでもＲＦサブシステム２６を用いて、１つ又はそれ以上のバンドパス信号（中間周波数信号）を提供し、次にその信号はアナログ／デジタル変換器２８によりデジタル化されるが、この変換器はフリーランニング・アナログ／デジタル変換器としてインプリメントされるのが一般的である。 アナログ／デジタル変換器２８からの出力は、バス５２上に置かれる。 バス５２からの信号は、ハードウェアプロセッサ６０及びソフトウェアプログラム可能プロセッサ７０に送られる。 ハードウェアプロセッサは、プログラム可能論理デバイス６
２と固定関数論理６４とを含んでいる。 ソフトウェアプログラム可能プロセッサは、デジタル信号プロセッサ７２とマイクロプロセッサ７４を含んでいる。

【０００８】 デバイス２０のデジタルコンポーネント（３０、３２、３４、３６及び３８）
は、ソフトウェアプログラム可能プロセッサ７０上にインプリメントされるか、
或いは完全に結線接続されたプログラム不能特定用途向け集積回路６４としてインプリメントされる。 結線接続された回路は、プログラム可能論理デバイス６２
により増補することができ、これは限られた範囲で細分性プログラム可能性を提供する。 図２Ａのデバイス５０は、プログラム可能論理デバイス６２への機能性のダウンロードを制御することと、プログラム可能論理デバイス６２を出入りするデータフローの制御とを介して、プログラム可能論理デバイス６２上で実行される機能の管理をやり易くしている。 ソフトウェアプログラム可能プロセッサ７
０は、通常、デジタル信号プロセッサ７２と制御マイクロプロセッサ７４を備えている。 低帯域幅アプリケーション（数１０ｋｂｐｓ）に関しては、通常、ソフトウェアプログラム可能デジタル信号プロセッサ７２を使って必要な信号処理を行なう。 高帯域幅アプリケーション（数１０Ｍｂｐｓ）に関しては、通常、完全に結線接続されたアプローチが用いられる。 汎用マイクロプロセッサ７４は、制御及び他の機能を行なうのが一般的である。 従って、信号処理デバイス５０は、
特定の通信標準、サービス、及びアプリケーションに関してのみ高度に最適化することができる。 多様な標準、サービス、及びアプリケーションを収容することに対する先行技術によるアプローチは、本来、対象となる各サービスに対して個別に最適化された本質的に異なるハードウェアリソースとソフトウェアリソースを結びつけることから構成されている。 このため、寸法、重量、及び電力消費の点において効率が劣る結果となる。

【０００９】 図２Ｂは、先行技術による多重標準通信装置のための制御アーキテクチャ８０
を示している。 アーキテクチャ８０はエグゼクティブコード８８を含んでおり、
これはマイクロプロセッサ７４又はデジタル信号プロセッサ７２上で実行される効果的オペレーティングシステムである。 一組のアプリケーション８４の１つが選択され、オペレーティングシステム下で実行される。 各アプリケーション８４
は、ソフトウェア機能／ハードウェア機能のセット８２Ａ−Ｃを実行する。 各アプリケーション８４は計算リソースを必要とするが、これは、図２Ａによると、
マイクロプロセッサ、デジタル信号プロセッサ、固定関数論理エンジン、又はプログラム可能論理エンジンの何れかを通して利用できる。 このように、各アプリケーションにはこれらリソースの幾通りかの組み合わせが必要であるが、それらを使用する中での実際の区分は、製品／用途要件によって決まる。 例えば、ポータブルデバイス上のオペレーションは、機能の多くが専用固定関数結線接続論理デバイス上にインプリメントされる方が有利である。 他方、製品の柔軟性及びアップグレード能力の点からは、マイクロプロセッサ、デジタル信号プロセッサ、
及びプログラム可能論理等のプラットフォーム内で完全にプログラム可能なコンポーネントを使える必要がある。 図２Ｂのアプローチも、図２Ａに関連して論議した、本質的に異なり且つ冗長なハードウェア及びソフトウェアリソースのセットを１つシーケンシャルに選択することに本質的に依存している点で、非能率的である。

【００１０】 これまで述べてきた先行技術によるアプローチの効率の悪さは、デバイス５０
の様々なアーキテクチャ要素についてエネルギー効率対柔軟性を示している図３
からも明らかである。 効率の高い固定ハードウェアリソースは、柔軟性を欠くので、相当量の複製（従って冗長性）を招く。 対極的に、採用が考えられる柔軟性の高いプログラム可能論理デバイス、埋め込み型プロセッサ、及びソフトウェアプログラム可能デジタル信号プロセッサ（ＤＳＰ）は、消費電力と寸法の点で効率が悪い。 これら設計上のトレードオフの結果、図３に示すエネルギー対効率のギャップ９２が生まれる。

【００１１】 以上の点から、多様な無線通信標準及びアプリケーションを効率的で高い費用対効果を維持しながらサポートすることのできる単一の無線通信装置を提供することが極めて望ましい。

【００１２】 （発明の概要） デジタル無線通信装置は、ソフトウェアプログラム可能プロセッサ、異種再構成可能多重処理論理回路、及びソフトウェアプログラム可能プロセッサと異種再構成可能多重処理論理回路を接続しているバスを備えている。 ソフトウェアプログラム可能プロセッサは、デジタル信号プロセッサと中央処理ユニットとで構成されるグループの中から選択される。 異種再構成可能マルチプロセッサは、異種信号処理核のセットと、異種信号処理核を相互接続している再構成可能データルータを備えている。 信号処理核及びデータルータは、制御バスを介してソフトウェアプログラム可能プロセッサにより制御される。 異種再構成可能マルチプロセッサは、プロファイリングと呼ばれる分析法に補助されている。

【００１３】 本発明は、多重サービス多重標準デジタル通信装置のための新しいアーキテクチャを確立する。 プラットフォームは、異種再構成可能多重処理の技法を介して算術オペレーション及び制御オペレーションの柔軟な引渡しを実現するために、
同一のハードウェアリソースが再構成できるようにする。 本アーキテクチャは、
メモリに常駐するか又はメモリにダウンロードされたソフトウェアの制御を通して再プログラム可能となっており、マイクロプロセッサ、デジタル信号プロセッサ、又は異種再構成可能多重処理論理は、これを使用することができる。 このアーキテクチャは、基地局（インフラストラクチャ終点）又はユーザーターミナル（消費者ターミナル終点）において単一のハードウェアプラットフォーム上で、
無線又は有線通信ネットワークに亘って新しい広帯域サービスを促進する。

【００１４】 本発明は、複数の電気通信物理層標準、無線周波数帯域、データ転送速度、及びユーザープログラム型又はネットワークプログラム型サービスに亘って作動可能な通信装置を提供する。 本発明により構成された装置の機能性は、ソフトウェアモジュールのセットと定義づけられ、そのソフトウェアモジュールはそれぞれに装置のハードウェアデバイスに合わせた「個性」の組み合わせを含んでいる。
ソフトウェアモジュールは、マイクロプロセッサ、デジタル信号プロセッサ上、
又は異種再構成可能多重処理論理モジュール上で実行されるオブジェクトコードを備えている。 本発明は、単一のハードウェアプラットフォームを使用して、一方で各種のユーザープログラム型又はネットワークプログラム型サービスを提供しながら、多様な帯域、標準、及びデータ転送速度に亘って作動できるようにしている。 更に、本発明は、工場／販売時点プログラミング、遠隔制御、及び無線又はネットワークによるダウンロードを始めとする、しかしこれらに限定されない各種方法を介して、工場又はフィールドにおいて再構成可能である。

【００１５】 こうして、本発明は、無線又は有線通信マーケットに対してスペースを提供する大きな製品を広げるのに必要な製品プラットフォームの数を著しく減らすことができる。

【００１６】 （好適な実施例の詳細な説明） 本発明をより深く理解していただくために、付随図面と共に、以下の詳細な説明を参照されたい。 なお、図中、類似の参照番号は、同類の部品を指す。

【００１７】 多重標準装置の効率は、図４Ａに示す新しいインプリメンテーションアーキテクチャにより劇的に改善されるこになる。 新アーキテクチャは又、１つ又はそれ以上の中間周波数信号を提供するＲＦサブシステム２６、及びアナログ／デジタル変換器２８を使用しており、アナログ／デジタル変換器２８の出力はバス５２
に置かれる。 バス５２を出た信号は、異種再構成可能ハードウェアマルチプロセッサ６６、及びソフトウェアプログラム可能プロセッサ７０に送られる。 本実施例では、プロセッサ７０は、ＤＳＰマイクロプロセッサ７２と制御マイクロプロセッサ７４を含んでいる。 新アーキテクチャは、異種再構成可能マルチプロセッサ６６を活用しているが、このプロセッサには信号処理核と呼ばれるパラレル異種ハードウェア信号プロセッサのプールが含まれている。 当該核は、対象となる標準、アプリケーション、及びサービスのセットのより計算集約的信号処理オペレーションを実行するもので、モジュラー非冗長的方法で選択され構成される。
個々の信号処理核及びそれらの間の相互接続は素早く再構成されるので、装置１
００は、対象である１つの標準、アプリケーション、及び／又はサービスから別の標準、アプリケーション、及び／又はサービスに迅速に切り替えられる。 ＤＳ
Ｐ７２は、やや計算集約性に劣る信号処理機能を実行し、一方マイクロプロセッサ７４は制御及び他の機能を実行する。 通信バス５２は、マイクロプロセッサ７
４、デジタル信号プロセッサ７２、及び異種再構成可能多重処理ハードウェア６
６をリンクしている。 各ハードウェアデバイスは、対応するソフトウェアモジュール１１０により制御される。

【００１８】 本発明の通信装置は、ソフトウェア制御下にある機構を介してその機能を一時的に変更することができる。 図４Ｂは、図４Ａのハードウェアプラットフォーム１００と関連して作動する本発明のエグゼクティブコード８８とソフトウェアモジュール１１０を示している。 図４Ａ−Ｂに示すように、選択されたソフトウェアモジュール１１０は、異なるソフトウェアコンポーネント上で実行される。 こうして、例えば、ソフトウェア核１１０Ａ−Ｂは、異種再構成可能多重処理ハードウェア６６上で実行され、ソフトウェア核１１０Ｃ−Ｄは、デジタル信号プロセッサ７２上で実行され、ソフトウェア核１１０Ｅ−Ｆは、マイクロプロセッサ７４上で実行される。 エグゼクティブコード８８は、異種再構成可能マルチプロセッサ６６の機能性を促進すると同時に、異種再構成可能マルチプロセッサ６６
に出入りするデータフローの管理をやり易くしている。 このように、全計算リソースの全データフロー及び制御フローは、ソフトウェアプログラム可能エンジンを介して制御及び再構成することができる。

【００１９】 ソフトウェアモジュール１１０は、図４Ｂの行列に従って、一揃いの、対象となる標準、アプリケーション及び／又はサービスに必要な信号処理及び制御機能のスーパーセットを定義する。 ある実施例では、ソフトウェアモジュール１１０
はプラットフォーム依存型であり、そのため考察対象のプラットフォームにとって最適化されたオブジェクトコードの形態を採っている。 それらは製品プラットフォームメモリ中にあるか、又はネットワークを通じて、無線を通じて、製造フロア上に、又は販売時点のステーションにダウンロード可能となっているか、の何れかである。 通常、それらはプラットフォーム依存階層行列に記憶され、その階層は以下の形式を有している： 製品プラットフォームＸ ＊＊構成するプロセッサコア、バス等を特定 動作対象地域 ＊＊許容アプリケーションサブセットを特定 周波数帯域 ＊＊許容作動周波数帯を特定、 サービス ＊＊対象地域における許容サービスを特定、 データ転送速度 ＊＊データ転送速度サポート能力を特定、 第１層機能性 プラットフォーム用のダウンロードに対するオブジェクトコード 第２層機能性 図４Ａ−Ｂの装置は以下の方法で作動させるのが好ましい。 作動対象地域、許容周波数帯域、許容サービス、許容データ転送速度等を特定する。 次に、これらの仕様をサポートするソフトウェアモジュールを選択する。 次に、ソフトウェアモジュールを図４Ａの装置にダウンロードする。 これは、無線を通じ、ネットワークを通じ、製造フロア上で、又は販売時点ステーションにおいて行われる。 次に、装置上でソフトウェア核をテストし、作動に向けてシステムを初期化する。

【００２０】 出来上がったアーキテクチャと制御戦略は、図５に示すエネルギー効率ギャップ９２を効果的に埋める合わせる。 異種再構成可能マイクロプロセッサは、再構成に使用されるリソースのオーバーヘッドのため（即ち、多数のサービスを収容するため）固定機能ハードウェアの効率性を達成してはいないが、このオーバーヘッドは、よりプログラム可能で／より柔軟性に富む図示の装置の効率性に比べ最小限にされている。 デジタル信号マイクロプロセッサ及び埋め込み型プロセッサは、命令セット・プログラム可能性のオーバーヘッドのために効率性がかなり劣る。 プログラム可能論理デバイスは、本発明により収容されるアプリケーションスペースの必要性を上回る汎用的で細分化された再構成を許容するためには大多数のリソースを採用せねばならないので、効率が更に低くなる。

【００２１】 必要な信号処理機能を図４Ａのアーキテクチャにマップするのに使用される評価基準は可変であるが、通常は、幾つかの重要な要因に左右されるものであって、その要因としては、消費電力効率、メモリ要件、スループット、遅延、及び柔軟性などが挙げられる。 機能マッピングは、製品アプリケーションスペース、多数の国、多重標準、又は多重サービス製品作動要件、製品開発時間、時間対市場要件等にも左右される。 このようなわけで、同一のデータフロー及び制御フローをインプリメントするために、同一のハードウェアをプログラムし及び／又は再構成することはできるが、その場合には、製品の品質、チャネル、標準、サービス、又は製品が作動する地域によって変わる新しいパラメータのセットを用いることになる。

【００２２】 図１のデジタルフロントエンドプロセッサ、検知器／復調器、及びパラメータ推定器が図４Ａのアーキテクチャに上にマッピングされた例を、図６に示している。 この図は、本発明のある実施例によってインプリメントすることのできるデジタル通信モデム１４０を示している。 送信器は、無線チャネルでも物理チャネルでもよいがあるチャネルに信号を送信する。 送信信号はモデム１４０に受信され、ここで先ず無線周波数（ＲＦ）サブシステム２６により処理される。 ＲＦサブシステム２６は、アナログミキシング、アナログフィルタリング、及びアナログゲイン制御機能を実行する。 ＲＦサブシステム２６を出たアナログ信号は、次に、アナログ／デジタル変換器２８によって等価デジタル信号に変換される。

【００２３】 ＲＦサブシステム２６からの出力は、１つ又はそれ以上のバンドパス信号（中間周波数信号）であり、これは次にアナログ／デジタル変換器２８によりデジタル化されるが、この変換器は、通常フリーランニング・アナログ／デジタル変換器としてインプリメントされる。 アナログ／デジタル変換器２８からの出力はバス５５上に置かれるが、バス５５は再構成可能であってもよい。 バス５５を出た信号は、ハードウェア再構成可能デジタルフロントエンドプロセッサ１４２に送られる。 再構成可能プロセッサ１４２は、上記の異種再構成可能マルチプロセッサを使ってインプリメントされるのが望ましい。

【００２４】 再構成可能デジタルフロントエンドプロセッサ１４２は、チャネル選択、サンプルレート変換、デジタル・ダウン変換、及びデジタルフィルタリングを実行する。 これは、多重レートデジタル信号処理技術、ソフトウェアプログラム可能フィルタ係数、レート変換、チャネル化、及びループフィルタパラメータを使用することにより実現される。 再構成可能プロセッサ１４２の出力は、複雑なＩＱ信号から成り、この信号は次に復調―検知―パラメータ推定プロセッサ１４４に送給される。 プロセッサ１４４の機能性は、ソフトウェアプログラム可能デジタル信号プロセッサ７２、制御マイクロプロセッサ７４、及びハードウェア再構成可能コプロセッサ１４６の間に分配されている。

【００２５】 プロセッサセット１４４は、復調／検知機能を実行するが、それらの機能としては、以下に限定するわけではないが、展開解除、スクランブル解除、チャネル化解除、サーチング、統合及びダンプ検知等が挙げられる。 プロセッサ１４４はパラメータ推定機能も実行し、この機能としては、以下に限定するわけではないが、チャネル推定、相関、パイロット信号サーチング、周波数オフセット推定、
位相オフセット推定、及びタイミングエラー推定等が挙げられる。 以下に説明するプロファイリング方法論を通じて、パラメータ推定という高度に計算集約的な態様は、ハードウェア再構成可能コプロセッサ１４６に割り当てられ、一方計算のバランスは、ＤＳＰマイクロプロセッサ７２及び制御プロセッサ７４に割り当てられる。 例えば、符号分割多重アクセス（ＣＤＭＡ）アプリケーションでは、
高速チップレート処理はコプロセッサ１４６によって行なわれるが、低速チャネル推定はＤＳＰ７２によって行なわれる。

【００２６】 コプロセッサ１４６は、サンプルレート及び他の要素の違いに加えて、各信号処理機能の自律性により、プロセッサ１４２とはアーキテクチャ上区別される。
ハードウェア再構成可能コプロセッサ１４６からの出力は、バス５５に送られるが、このバス５５は、デジタル信号プロセッサ７２、制御マイクロプロセッサ７
４及びメモリ７６とインターフェースされている。 メモリ７６は、ＤＳＰ７２、
制御マイクロプロセッサ７４のための実行可能コード用のセグメントと、ハードウェアや他の構成用のセグメントとを含んでいる。 デジタル信号プロセッサ７２
及びマイクロプロセッサ７４は、完全にソフトウェアプログラム可能なものであり、アーキテクチャ上で実行されるアプリケーションに対して最大の柔軟性を提供する。

【００２７】 プロセッサ１４４は、このように、伝統的な内部受信器機能を実行し、命令セットプロセッサからソフトウェアルーチンを介して呼び出すことができる。 従って、プロセッサ１４４は、主に推定器と信号コンディショニング要素の間のデータフローに関して、必要なハードウェア再構成能力を備えた、本質的にソフトウェアプログラム可能なものである。

【００２８】 図７は、本発明のある実施例によるアーキテクチャ１５０を示す。 アーキテクチャ１５０は、命令とデータを記憶するプログラム制御ユニット（ＰＣＵ）１５
１を含んでいる。 異種再構成可能マルチプロセッサ１６０は、計算集約的信号／
データ処理機能を実行し、図６のハードウェア再構成可能デジタルフロントエンドプロセッサ１４２又はハードウェア再構成可能コプロセッサ１４６の何れかを代表する。 異種再構成可能マルチプロセッサ１６０は、異種データ処理核１６２
と再構成可能データルータ１６８から構成されている。 異種データ処理核１６２
の構成は、制御バス１５２により決められるが、一方データルータ１６８の構成は、制御バス１５４により決められる。

【００２９】 データフロー及び制御フロー計算核１６２は可変細分性のものであり、加算器及び乗算器のような単純な算術演算子から、完全なビタビアルゴリズム加算比較選択及び高速フーリエ変換バタフライユニットのようなより複雑なデータフロー／制御フローまで多岐にわたる。 計算核１６２の組成を以下に説明する。

【００３０】 図８は、アーキテクチャ１５０を詳細に示したものである。 ＰＣＵ１５０は、
図６のマイクロプロセッサ７４からエグゼクティブコード８８のモジュールを受信する。 エグゼクティブコードは、構成及び機能性全体を調整する、メモリに記憶されているマイクロプロセッサが実行可能なプログラムの１セグメントである。 コントローラ１５６は、準固定関数論理核１６２Ａ−Ｃのセットを構成する。
代表的なアプリケーションでは、エグゼクティブコード８８は、制御マイクロプロセッサ７４又はＤＳＰマイクロプロセッサ７２上で実行され、コントローラ１
５６の機能性は、マイクロプロセッサ、並びにメモリ及び各種バスインターフェースのような関連周辺機器に割り当てられる。 図８は、個々の核が、直接的に代表経路１６４を通じて、又は再構成可能データルータ１６８を介して、の何れかで相互接続される様子を示している。 再構成可能データルータ１６８は、バス５
５から入力データを受信し、バス５５に出力データを引き渡す。 再構成可能データルータ１６８は、制御バス１５４を介してデータルータマネジャ１５８により制御され、次には、コントローラ１５６と図４Ａのデグゼクティブコード８８により制御される。

【００３１】 核１６２のポートフォリオは、以下に説明するように、先ず、対象のアプリケーションをプロファイリングすることにより求められる。 核１６２は計算エンジンであり、その特性は、その相互接続の特性同様に、これに限定されるわけではないが、プログラム可能なバスを含む、あらゆるビットスライス、ニブルスライス、及びワードスライス・ルーティング制御機構によって統制されている。 核１
６２に関する望ましい規範的なアーキテクチャを図９Ａに示す。 構成可能算術論理ユニット（ＡＬＵ）１８６は、必要な信号処理オペレーションを行なう。 ローカルメモリ１８２は、高速キャッシュとして機能する。 データシーケンサ１８４
は、ローカルメモリ１８２とＡＬＵ１８６の間のデータの流れを調整する。 説明をより深めるために、図９Ｂには、１つ又はそれ以上の核１６２によりインプリメントされる代表的又は利用可能な構成可能アーキテクチャを示している。 核１
６２は、どのオペレーションが可能かを決めるために、制御ライン１５２を介して再構成することができる。 同様に、図８の再構成可能データルータ１６８は、
核１６２により実行される信号処理オペレーションの順序を効果的に並べ替えるために制御することができる。

【００３２】 プロセッサ１６０は、アプリケーションに対するタイムスケール最適条件で再構成することができる。 例えば、ある地理的地域から無線標準が異なる別の地域へと移動するユーザーの移動端末は、秒刻み又は分刻みで再構成が必要となるかもしれない。 他方、例えば、共通の相手との音声接続から引き続きビデオ会議へというようなサービスのリアルタイム変更を要求するユーザーの移動端末は、ミリ秒刻み又はそれより高速で再構成を行なう必要があろう。

【００３３】 実行中、アーキテクチャ１６０は、（プロセッサは同一でないので）異種的、
（多数の処理ユニットが存在するので）多重処理的な、少なくとも２つの同時に作動する処理ユニットを持つ機械として作動する。 核１６２の選択に基づいて、
増補された命令セットは、異種再構成可能マルチプロセッサ１６０に関して定義される。 この増補された命令セットは、例えば、ワイドワード命令を使って、現行の命令ワードにビットを加え、新たなビットフィールドを異種再構成可能マルチプロセッサ用の制御フロー及びデータフローに関する命令のデコード専用にすることにより作り出すことができる。 命令ワードは、デコードされると、図８の制御ユニット１５６及び１５８に送られる。 コントローラ１５６は、デコードされた命令フィールドを取る役目と、核１６２と再構成可能データルータ１６８をデータルータマネジャ１５８を介して構成するという役目を実行する。 再構成可能データルータ１６８の制御は、制御ワード経由で有効になるが、制御ワードは、ある好適なインプリメンテーションでは、命令ワードから抽出されたビットフィールドである。

【００３４】 異種再構成可能マルチプロセッサ１６０は、プロファイリングと呼ばれる方法に従って設計されている。 プロファイリングは、対象となる標準、アプリケーション、及び／又はサービスを収容するのに必要とされる全ての信号処理及び制御機能を検分するという第１段階を含んでいる。 これら機能の最も計算集約的なものは、ここで異種再構成可能マルチプロセッサ１６０の対象とされ、一方残りの機能はＤＳＰマイクロプロセッサ７２の対象とされる。 通常、計算集約度は、毎秒何百万オペレーションという単位（ＭＯＰＳ）で数えられる。 例えば、図１０
は、ハードウェア再構成可能プロセッサ１４２により提供される機能２０４Ａ、
コプロセッサ１４６により提供される機能２０４Ｂ−Ｅ、及び各機能２０４により必要とされる対応するＭＯＰＳを示している。 これら距離は、各種関連信号処理データ経路に対して計算される。

【００３５】 更に、この段階では、計算集約機能は、例えば算術的／論理的というようなオペレーションのタイプ、制御、及びメモリアクセスに従って更に分類される。 各分類に対し、ＭＯＰＳ毎の特性電力が、ベンダデータ、分析又は他の手段からハードウェア又はソフトウェアインプリメンテーションに対して決められる。 機能毎に必要な電力、例えばミリワットは、これにより、再構成可能なハードウェアとソフトウェア（即ち、毎ＭＯＰＳ電力が特徴付けられているプロセッサ上で実行されている）双方におけるインプリメンテーションに対して特徴付けられる。
加えて、ソフトウェアインプリメンテーション用の対応するコードサイズ（と、
従ってメモリ要件）が決められる。 上記、及び割り当て電力及びメモリリソースより、ハードウェア及びソフトウェアプロセッサへのオペレーションの割り当てを決めることができる。

【００３６】 スプレッドシート２００のエントリは、特定の標準に対する静的オペレーション、即ち、動的オペレーションシナリオ内の特定の時間に対応している。 図１０
の分析は、対象となる全ての標準、アプリケーション、及び／又はサービスに関する代表的／現実的シナリオ期間中の重要な時間変動を反映するのに必要なだけ繰り返されねばならない。 これらの分析の結果は、例えば、限定するわけではないが、各関連オペレーションに対する平均ＭＯＰＳ及びピークＭＯＰＳを含む計算集約性の更なるクリティカル距離を明らかにするために解釈されねばならない。 これは、ハードウェア及びソフトウェア処理リソースに関する必要な仕様が更に評価されることを可能にしている。

【００３７】 プロファイリングの第２段階は、対象となる標準、アプリケーション、及び／
又はサービスに亘る信号処理機能の共通性の分析を含んでいる。 これを図１１の例によって示す。 簡略化されたスプレッドシート２２０には、代表的な標準／アプリケーション、及びパラメータ推定の一般的な分類の中の各関連信号処理機能が含まれている。 図１１は、例えば、ウインドウ式平均エネルギー推定器は、掲載されている標準の内７つの標準が必要としている、ということを示している。
設計者は、これら７つの標準それぞれの必要条件を研究し、必要となる機能性のスーパーセットと７つのサブセットを定めることになる。

【００３８】 プロファイリングの第３段階は、対象となる標準、アプリケーション、及び／
又はサービスに供するために必要なデータ処理核を定義する段階であり、標準の異なるセットの場合について図１２に概念的に示している。 概括的には、各独自の核タイプは、可変的及び不変的な機能性の組み合わせを含んでいる。 不変的なコンポーネントは、上記段階により、対象の標準、アプリケーション及び／又はサービスに亘って共通なものと判定されるが、一方可変的な機能性は、対象となる各種標準、アプリケーション及び／又はサービスに適合するために必要と定められたものである。 各核は、エンドオペレーショナルシナリオによる再構成を許容するのに十分な制御及びインターフェース機能性を含むように設計されている。

【００３９】 核の相互接続も、図１３に１例として示す簡略化された行列２６０にあるようなプロファイリングから求めなければならない。 行列２６０の行と列は、上記プロファイリング段階に従って求められたハードウェア信号処理核の代表的なセットを、ＣＤＭＡベースの無線通信標準の代表的なセットに供するために必要な全ての接続と合わせて示している。 行列２６０の両軸に沿って、信号は、一般的に下から上、又は右から左に流れるが、図示のように例外もある。 中に「Ｘ」がある各セルは、それぞれの核と核の間で必要なインターフェースを表している。 対角線の付近では、相互接続は、例えばクラスタ２６２のように密にクラスタ化されているのが分かる。 相互接続の他のタイプとしては、パラレル接続、例えば２
６４、及び隔離接続、例えば２６６、が挙げられる。 対象の全ての標準、アプリケーション及び／又はサービスに亘って共通している場合は、これらの相互接続は、図８の接続１６４に示されているように直接接続されている。 反対に、標準等の関数として変化しなければならない接続は、図８の再構成可能データルータ１６８によって作り出されねばならない。

【００４０】 この分析は、インプリメンテーション設計者に対して、関心を引く一定の考察を明らかにしている。 例えば行列２６０では、クラスタ２６２は、シリコンインプリメンテーション内の短い接続を示しており、一方クラスタ２６６は、より長い接続を示している。 クラスタ２６４は、パラレル接続のセットを示している。

【００４１】 要約すると、マルチプロセッサ１６０の再構成は、ｉ）ハードウェア処理核のタイプの選択、ｉｉ）可変核機能性の制御、及びｉｉｉ）再構成可能データルータ１６８の制御、によって作り出される。

【００４２】 一旦、核タイプ及び相互接続が決まると、図１４に示すように、各核タイプの多様性を判定する必要が生じる。 核プール２８０は、多重データ経路がアッセンブリできるように、それぞれのタイプの核を十分な数だけ含んでいる。 次には、
特定の標準、サービス、及び／又はアプリケーションの信号処理要件を収容するために、十分な数のデータ経路２９０がアッセンブリされる。 これを、多数の代表的アプリケーション及び／又は製品３００に関して示している。 ポートフォリオ３００Ａ−Ｄは、マルチモード／標準／アプリケーション能力を有する単一の製品、又は共通の、基礎を成すハードウェア及びソフトウェアリソースに基づく多数の別個の製品の何れかを表している。

【００４３】 こうして、製造者は共通の製品「プラットフォーム」に基づいて大量のカスタマイズ化を享受できる。 初期又はそれに続く構成は、工場で、販売時点で、又は出荷後にユーザーにより、行なうことができる。 出荷後のカスタム化は、以下に限定するわけではないが、スマートカード、有線インターフェース、及び無線での／ネットワーク上でのダウンロード及び支払いを含む、多くの技法の何れに基づいて行うこともできる。

【００４４】 図１４では、各種核１６２が、図７−８の再構成可能データルータ１６８によって相互接続されている。 しかしながら、簡略化を期すために、再構成可能データルータ１６８は、図１４には示していない。 便宜上、上記説明では無線通信システムに関連した例を取り扱っている。 上記の原理は、他のアプリケーションにも直接適用でき、それらには、マルチメディア、セキュリティ、及びネットワーキングなどが含まれるが、これらに限定されるものではない。 更には、受信経路しか図示していないが、本発明の装置と方法は送信経路にも直接適用できる。

【００４５】 当業者は、開示されたアーキテクチャに付随する数々の利点に気づかれることであろう。 本アーキテクチャは、同一の集合的機能性を確立するため多数のハードウェアプラットフォームを開発するのではなく、多数の標準、アプリケーション、サービス、及びサービス品質に対して単一の製品プラットフォームを再構成する能力を提供する。 本アーキテクチャは又、ソフトウェアプログラミング技術を使って、製品開発時間を低減し迅速且つ包括的な製品のカスタム化を実現する能力を提供する。 このように、新しいサービスがソフトウェアアップグレードによって提供できる。 本発明の装置を使えば、ネットワークオペレータ又はサービスプロバイダは、通信ターミナルの能力を制御することができるようになる。 装置製造者は、本発明を活用してソフトウェア定義型通信機器を作り出すことができる。

【００４６】 本発明のアーキテクチャは、固定機能と再構成可能論理リソースを最適な条件で組み合わせるので有用である。 本システムは、再構成可能な制御とデータ経路を有している。 本発明は、マイクロプロセッサ及びデジタル信号プロセッサの性能効率を、再構成可能な協働処理機械を通るデータ経路及び制御経路の増補により拡張する。 データ経路の再構成能力は、プロセッサ上で実行されるアルゴリズム内のデータフローの性能を最適化する。

【００４７】 本アーキテクチャは、固定関数データ算術論理ユニット上でこれまで実行されてきた機能を、より柔軟性の高い異種再構成可能多重処理ユニットに、効率的に方向転換する。 本発明は、現行のプログラム可能論理デバイスの細分化された再構成能力に依存していないため、そのようなデバイスに見られる、ルーチングリソースに支配されるチップの面積及び電力の問題がない。 更に、本発明は、実質的に、命令セット・プログラム可能プロセッサに依存していない。 代わりに、対象となる標準、アプリケーション、および／又はサービスの信号処理の要件を網羅する計算リソースの準固定型セットが、再プログラム可能な方法で一緒に構成されている。 このアーキテクチャは、信号処理及び／又は処理アプリケーションの制御をインプリメントするために用いることができる。 理想的なアプリケーションとしては、デジタル通信、ネットワーキング、暗号化／セキュリティ、及びマルチメディア等のアプリケーションが挙げられるが、これらに限定されるものではない。

【００４８】 本発明は、高級言語でプログラム可能な再構成可能プロセッサを使用することによって、製品開発時間を短縮する。 これにより、新しいアプリケーションを考慮したアルゴリズムが現行のプロセッサアーキテクチャの性能包含域を変更したり押し広げたりする都度、新しいプロセッサを作り出す必要が生じるといった問題を回避することができる。 本発明は、関連消費者とインフラストラクチャ製品の大量カスタム化を可能にする。

【００４９】 説明の都合上、以上の記述では、本発明の全体的な理解を助けるために特定の専門用語を使っている。 しかしながら当業者には、本発明を実用化するために特定の詳細事項が必要なわけではないことが自明であろう。 別の場合には、基礎となる発明からの不要な散逸を避けるために、周知の回路及びデバイスをブロック図の形態で示している。 このようなわけで、本発明の特定の実施例についての上記記述は、説明及び解説をその目的としている。 それらは、本発明を余すところなく網羅し、或いは開示された特定の形態に限定することを意図したものではなく、従って、上記教示の観点から多くの修正及び変更を加え得るのは明らかである。 これらの実施例は、本発明の原理とその実際の応用例を最も適切に説明し、
それにより当業者が本発明及び各種実施例を利用して、考慮される特定の用途に適するように様々な修正を加え得るように、選定し記述したものである。 本発明の範囲は、特許請求の範囲に記載する事項及びその等価物により定義されるものである。

【図面の簡単な説明】

【図１】 先行技術によってインプリメントされたデジタル通信モデムを示す図である。

【図２Ａ】 先行技術によるデジタル通信モデムをインプリメントするために使用されるアーキテクチャを示す図である。

【図２Ｂ】 先行技術によるデジタル通信モデムをインプリメントするために使用される制御戦略を示す図である。

【図３】 先行技術に関するエネルギー対柔軟性ギャップを示す図である。

【図４Ａ】 本発明のある実施例による再構成可能デジタル無線通信装置を示す図である。

【図４Ｂ】 本発明の再構成可能デジタル無線通信装置と組み合わせて使用される再構成／
制御方法論を示す図である。

【図５】 本発明により作られた異種再構成可能多重処理ハードウェアのエネルギー対柔軟性特性を示す図である。

【図６】 本発明の異種再構成可能多重処理ハードウェアの通信システムへの適用を示す図である。

【図７】 本発明のある実施例による異種再構成可能多重処理ハードウェアアーキテクチャを示す図である。

【図８】 図７のアーキテクチャの詳細な実施例を示す図である。

【図９Ａ】 本発明の１つの実施例による再構成可能データ処理核を示す図である。

【図９Ｂ】 本発明のある実施例により形成されるであろう構成可能アーキテクチャを示す図である。

【図１０】 本発明のある実施例による計算集約機能のプロファイリングを示す図である。

【図１１】 本発明のある実施例による、複数の標準に亘る機能のプロファイリング共通性を示す図である。

【図１２】 本発明のある実施例による、可変及び不変コンポーネントでデータ処理核の特性を説明した図である。

【図１３】 本発明のある実施例による、データ処理核間のプロファイリングデータフローを示す図である。

【図１４】 本発明のある実施例による、１つ又はそれ以上の製品を構成する方法を示す図である。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／１３３，１３７ (32)優先日 平成11年５月７日(1999．5．7) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／１３３，１４１ (32)優先日 平成11年５月７日(1999．5．7) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ， ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，Ｋ Ｐ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ， ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，Ｓ Ｇ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ 【要約の続き】 制御経路の増補を介してマイクロプロセッサ及びデジタ ル信号プロセッサの性能効率を拡張する。 データ経路の 再構成可能性により、プロセッサ上で実行されるアルゴ リズム内のデータフローの性能が最適化される。