在本发明的发明人的两项专利中示出有效地减少扩频时钟的EMI。 它们是美国5,488,627号和5,631,920号专利。这两份专利示出其中 通过区别存储器定址的数字存储扩展算法的电路。由于这些存储器是只 读(ROM)存储器，所公开的电路固定在一种操作模式上。
希望每种电路容易改变，从而可产生相同体积的硬件设计，还可在 使用中可改变电路，即可彻底用于相差悬殊的要求、可适度地切换到低 活动性的模式或者可轻微地优化其它等同操作的操作。
如上述专利中公开的现有电路那样，基准信号驱动相位检测器的一 个输入同时另一个输入是由定义扩频的值改变。依据本发明，用于该值 的存储器接收并存储可变数据。数据处理器在初始化或加电重置时对该 存储器装入该数据。在该初始化时，电路把来自该数据处理器的信号传 送到改变频谱的各部件。在初始化结束时，该存储器具有控制数据并且 该数据处理器发出信号，该信号使电路把来自该存储器的信号传送到改 变频谱的各部件。

根据本发明，提供了一种具有时钟的时钟控制电子部件，以便对所 述部件提供扩频时钟信号，所述扩频时钟包括：一个存储数字值表的可 编程存储器，第一计数器，其通过所述第一计数器的不同计数把所述表 定址在所述表的不同位置上，一个在运行状态下传送所述存储器的内容 和在初始状态下传送初始数据的切换电路，一个在所述切换电路位于所 述运行状态时接收通过所述第一计数器的所述不同计数定址的所述存储 的数字值的第二计数器，所述第二计数器响应时钟信号在所述第二计数 器接收每个所述数字值后步进所述第二计数器，一个相位检测器，其响 应两个输入的相位差以产生表示所述相位检测器的所述两个输入的相位 差的输出，所述第二计数器一旦达到预定值时提供一个输出信号，所述 输出信号提供步进所述第一计数器的计数的控制信号并且所述输出信号 提供到所述相位检测器的一个输入，一个对所述相位检测器提供第二输 入的基准信号源，一个具有一个接收所述相位检测器的所述输出以形成 锁相回路的输入端的电压控制的振荡器，所述电压控制的振荡器的输出 对所述部件提供所述扩频时钟信号。
优选地，其中所述第二寄存器是可编程的。
控制频谱的电路是一个具有两个计数器的回路。一个计数器从可编 程的一个寄存器设置。该计数器驱动一个从该存储器设置的计数器。寄 存器和存储器的组合使用能明显减少存储器的尺寸。类似地，通过把该 存储器的输出加到一寄存器的可编程内容上进一步减小该存储器的尺 寸，其中该和输入到第二计数器。
将连同附图说明本发明的细节，附图中图1是一实施例的功能电路 图，而图2是一非常类似的等效实施例的功能电路图。
参照图1，晶体1或外标准基准源控制稳态振荡器3。优选频率可以 为3.5兆赫至100兆赫。线5从振荡器3引出以绕过扩频控制电路。
振荡器3驱动32态计数器7。对于本实施例中的所有计数器，当计数 器通过正计数或倒计数到达最大值或终止数(计数器7的情况下为32)时产 生一个输出。这些计数器尺寸是优选的，但取决于应用可使用其它尺寸。 计数从重新设置的量开始(假定寄存器9含有8，在来自振荡器3的24次跃 迁后计数器7达到0(即，在计数32上重置)，在此刻它向相位检测器11产 生一个输出脉冲并再次重置到8)。在初始化时可对寄存器9编程。
相位检测器11的输出是时间上和来自计数器7的信号和来自256态 计数器13的信号之间的相位差成比例的切换电流信号，其中来自256态 计数器13的信号是相位检测器11的另一个输入。相位检测器11的输出 通过环路滤波器15；环路滤波器15的输出驱动由电压控制的振荡器16。 (相位检测器11和滤波器15也称为相位频率检测器和电荷泵)。上面说明 的元件11、15和16可以是锁相回路的完全标准的元件，环路滤波器15 典型地是一个和一串联的电阻和电容(未示出)并联的到一个电容器(未示 出)的地的分流电路。
电压控制的振荡器16驱动由可编程寄存器19重置(即，旁路)的单 态或多态计数器17。计数器13的输出驱动相位检测器11的一个输入以 及256态计数器21。计数器21由可编程寄存器23重置。
计数器13由来自加法器25的输出的加法器25的内容项重置。在常 规操作期间切换电路(多路复用器)27从256字节随机存取存储器29向加 法器25的一个输入端传送4位的数字数据。加法器25的第二输入端接 收寄存器31的数字内容。在加法器25中相加来自存储器29和寄存器31 的数据。当加法器25的内容达到256时重置计数器13。
在启动数据处理器33(示意示出，通常为微处理器)时，首先对可编程 寄存器35装入一值，该值设定控制多路复用器27只在线路39上传送信 号的触发器电路37。线路39上的信号来自数据处理器33。这些信号是 初始数据。初始数据可定义某些扩频特性，但这不是实质性的，因为它 们只在启动期间进行控制。所有寄存器初始时置成预置值，但振荡器3、 各计数器和锁相回路(包括电压控制的振荡器16)是运转的，从而生成时钟 信号。数据处理器33利用时钟信号填满各个可编程寄存器和RAM29并 接着在线路44上施加启动信号。线44上的启动信号重置计数器21并且 在线41上生成翻转触发器37的信号，造成多路复用器27只传送来自存 储器29的数据。线44上的信号也可由不同部件重置，例如视频、水平 同步、其它扩频发生器或者任何调制轮廓要同步的信号。
存储器29具有唯一地由计数器21的每个输出定址的可变数据以便定 义来自电压控制的振荡器16的输出的扩频输出。通过输入到除法器43(也 是一个计数器)频率得到降低，除法器由寄存器45重置。(寄存器45是不 变的。)
除法器43的输出通过多路复用器47连接，以驱动电子设备49(示意 示出)例如打印机或计算机。可通过线51上的信号切换多路复用器47以 传送线5上来自振荡器3的信号，从而绕过扩频信号。
扩频信号的优选形式在上述两份专利中讨论，本文不予重复。在来 自RAM 29的单个数字值产生来自计数器13的输出之前，计数器17的 内容改变时间周期。寄存器23的内容定义来自RAM 29的在重复模式之 前被使用的值的数量。当然，选择RAM 29的内容以符合各寄存器的值 以及所希望的扩频模式。
对于操作范围以及可能的应用位置该体系结构灵活性特强。已经确 定，为了操作该锁相回路以使电压控制的振荡器在96M赫到200M赫之 间的频率给出光滑、精确轮廓，闭环锁相回路带宽约40千赫-150千赫 分别为最佳模式。后面用标准位普拉斯变换示出该锁相回路运行点的理 想传递函数。CLth(s)是时钟输出频率对相位检测器11的基准输入处的输 入频率的比。该传递函数用于确定锁相回路的各参数值，这些参数包括 用于给定反馈分割值和输入频率值的电压控制的振荡器16的增益、滤波 器15电流、滤波器15的接地电容和滤波器15的串联接地的电阻电容。 经验地为具体运行点确定n1、n2、d1、d2、和d3的值，并且这些值和上面 列出的锁相回路的各参数直接相关。
${\mathrm{CL}}_{11}\left(s\right)=\frac{\frac{\mathrm{VCO}·\mathrm{CP}}{\mathrm{PD}·C_1}·(s+\frac{1}{R_1·C_2})}{s^3+\frac{C_1+C_2}{R_1·C_1·C_2}{s}^2+\frac{\mathrm{CP}·\mathrm{VCO}}{\mathrm{FBD}·C_1}s+\frac{\mathrm{CP}·\mathrm{VCO}}{\mathrm{FBD}·R_1·C_1·C_2}}=\frac{n_1·(s+n_2)}{s^3+d_1·s^2+d_2·s+d_3}$
其中

CP＝滤波器电流μA
PD＝后除法器号
FBD＝反馈除法器号
C1，C2，R1＝回路滤波器值
该设计点置为：
n1＝6.04167×1010
n2＝2.77778×104
d1＝3.61111×105
d2＝6.04167×1010
d3＝1.67824×1015
该电路完全是灵活的并且可用于各种各样的应用，全部都在数据 处理器33的程序控制下。
在图2的替代实施例中，和图1实施例中的元件具有基本相同功 能的元件带有相同的参考号。与此相符，只有256态计数器60具有新 号码。这是对的，由于采用电压控制的振荡器16的输出通过计数器60 作为由相位检测器11、环路滤波器15和电压控制的振荡器16组成的 锁相回路中的基准信号输入。RAM 29中输入的数据和图1实施例中 的数据各有不同以提供所希望的频谱，其中锁相回路的基准信号源是 电压控制的振荡器16而不是外部晶体1并且外部晶体1直接驱动计数 器17。
从上述说明和相关图中给出的原理获益的业内人士可想到本发明 的许多修改和其它实施例。从而，应理解，本发明不受限于各公开的 特定实施例，并且这些修改和实施例包括在附属权利要求书的范围 内。