【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、一般的には集積回路デバイスに関し、より詳細には共振トンネルデバイスを備えた多値論理回路に関する。 【０００２】 【従来技術】以下、本発明の範囲を限定することなく、
共振トンネルデバイスおよび多値論理回路を参照して、
本発明の背景について説明する。 【０００３】共振トンネルデバイス 過去１０年の間にヘテロエピタキシャル技術により、研究者は種々の超格子量子井戸共振トンネル構造体の電気的特性について研究を行うことが可能となった。 チャン、エサキおよびツー（Ｃｈａｎ，Ｅｓａｋｉ ａｎｄ
Ｔｓｕ）、（アプライド・フィジックス・レターズ、
第２４号、第５９３頁）により共振トンネルダイオード（以下ＲＴＤと称す）の最初の提案および研究について報告がなされ、その後、これら構造体における大きな負性抵抗差（以下ＮＤＲと称す）を観測したソルナー（Ｓ
ｏｌｌｎｅｒ）外により、研究開発に対する拍車がかかった。 量子井戸を通る電荷が移動する上では、とびとびのエネルギーステートしか利用できないので、共振トンネルダイオードの電流と電圧の関係はピークを示すことがある。 すなわち、印加電圧がゼロから増加するにつれ、ダイオード電流は増加し、その後印加電圧が大きくなるにつれて、ある範囲内でダイオード電流は低下する。 エピタキシャルスタック内にＲＴＤの直列の組み合わせを含むマルチピーク形共振トンネルデバイス（以下、Ｍ−ＲＴＤと称す）もテストされている。 最近、テキサス・インスツルメンツ社により、製造された単一のヘテロ構造体では、室温で１６の共振ピークが得られている。 【０００４】ＲＴＤの初期の研究以来、これまで多くの３端子形共振トンネルデバイスが提案され、テストされている（例えば、ニューヨーク、ジョン・ウィリー・アンド・サンズ社により発行されたエフ・カパッソ、エス・センおよびエフ・ベルトラム（Ｆ．Ｃａｐａｓｓｏ，
Ｓ． Ｓｅｎ ａｎｄ Ｆ． Ｂｅｌｔｒａｍ）著、「高速半導体デバイス」（エス・エム・チェー（Ｓ．Ｍ．Ｓｚ
ｅ）編集）を参照されたい）。 従来のトランジスタのターミナルの一つまたは他方にＲＴＤを集積化すると、共振トンネルトランジスタの大きなファミリーが得られる。 これらトランジスタのうち、最も有望視されているものとして、共振トンネルバイポーラトランジスタ（Ｒ
ＴＢＴ）（例えばエフ・カパッソ、エス・センおよびエー・ワイ・チョー（Ａ．Ｙ．Ｃｈｏ）著、「アプライド・フィジックス・レターズ」、第５１号、第５２６頁を参照されたい）、共振トンネル熱電子トランジスタ（Ｒ
ＨＥＴ）（例えばエヌ・ヨコヤマ外著、「ソリッドステートエレクトロニクス」、第３１号、第５７７頁を参照されたい）および共振トンネル電界効果トランジスタ（ＲＴＦＥＴ）がある。 これらデバイスはヘテロ接合バイポーラトランジスタ、熱電子トランジスタまたは電界効果トランジスタのエミッタまたはドレインターミナル内にＲＴＤを設けることにより、それぞれ製造されるものである。 【０００５】現在多くの研究所で、従来の機能できるトランジスタよりもより小さい大きさで作動する可能性を研究するため、ナノ電子デバイス、例えば共振トンネルダイオードおよびトランジスタが研究中である。 これらデバイスの設計の目標は、量子効果自体を利用し、ナノメータスケールでの寸法にスケールダウンできるようにすることである。 かかるナノ電子デバイスの例については、下記の米国特許に記載がある。 【０００６】１９８６年４月８日、リード（Ｒｅｅｄ）
に発行された「量子デバイス出力スイッチ」を発明の名称とする米国特許第４，５８１，６１２号、１９８７年１１月３日、カパッソ外に発行された「負性相互コンダクタンスデバイス」を発明の名称とする米国特許第４，
７０４，６２２号、１９８８年１月２６日、フレイジャー（Ｆｒａｚｉｅｒ）に発行された「３端子トンネルデバイス」を発明の名称とする米国特許第４，７２１，９
８３号、１９８９年７月１８日、カパッソ外に発行された「共振トンネルトランジスタ」を発明の名称とする米国特許第４，８４９，７９９号、１９８９年７月２５
日、リー（Ｌｅｅ）外に発行された「二進超格子トンネルデバイスおよび方法」を発明の名称とする米国特許第４，８５１，８８６号、１９８９年８月１日、カパッソ外に発行された「共振トンネルデバイスおよびデバイスの作動モード」を発明の名称とする米国特許第４，８５
３，７５３号、１９９０年３月２７日、リード外に発行された「３端子量子デバイス」を発明の名称とする米国特許第４，９１２，５３１号、１９９０年９月２５日、
フレンズレイ（Ｆｒｅｎｓｌｅｙ）外に発行された「３
端子トンネルデバイスおよび方法」を発明の名称とする米国特許第４，９５９，６９６号および１９９１年３月１２日、カパッソ外に発行された「シーケンシャルクエンチング共振トンネルトランジスタ」を発明の名称とする米国特許第４，９９９，６９７号。 【０００７】多値論理 二進演算用集積回路（ＩＣ）は、埋め込みコプロセッサおよび高性能コンピュータの性能の革新を可能としたが、スケーリング上の限界により、最終的に従来のＩＣ
の速度および密度の更なる上昇が阻害されることになろう。 西暦２０００年を経過すれば、やがて量子機械的効果が従来のトランジスタのスケーリング度の基本的限界を決めることになろう（例えば、アール・ティ・ベイト（Ｒ．Ｔ．Ｂａｔｅ）著、「ナノテクノロジー」、１９
９０年第１号第１頁）。 ０．１μｍよりも小さい特徴的な寸法になると、従来のデバイスではリークが生じ、このリークがＩＣのスケーリングによる性能の向上を阻害することになる。 【０００８】 【発明が解決しようとする課題】将来的には、超高性能デジタルシステムは、最小データラテンシーで１０ＧＨ
ｚを越えるクロックレートを必要とすることになろう。
シリコンＶＬＳＩ技術に基づく二進計算を使用する現在のシステムは、複雑な桁上げリップル低減方法を使用することにより、適度に良好な性能を得ることができるが、データラテンシーおよび超高速計算が必要な場合、
この方法はあるクラスのシステムに対しては不適当である。 【０００９】一つのＭＶＬ回路内では、多数の二進ビットを同時に処理できるので、多値論理（以下、ＭＶＬと称す）回路は、速度および密度を高める（同時に幾何学的大きさを最小とする）ことに対し可能性がある。 冗長数システムを使用することにより、桁上げリップルのない作動を行う、多値論理加算器および乗算器の例については、１９９２年のエル・ジェイ・ミッチェル（Ｌ．
Ｊ． Ｍｉｃｈｅｅｌ）による「ＭＶＬに関する国際シンポジウム議事録」、１９９１年のジェイ・ゴトウ外による「国際固体回路会議」、１９９１年のエス・カワヒト、ケイ・ミズノおよびティー・ナカムラによる「ＭＶ
Ｌに関する国際シンポジウムの議事録」を参照されたい。 現在まで、従来の集積回路ファミリー（例えばＣＭ
ＯＳおよびヘテロ接合ＥＣＬ）に基づくこれら方法の実行が提案されている。 【００１０】多値論理（ＭＶＬ）計算回路は、従来の二進装置よりも速度および密度の点でかなり有利であるが、ＭＶＬ集積回路は近い将来でも単独で使用されることはないので、従来の二進回路と相互に動作できることが必要である。 多値論理プロセッサの性能上の利点を低下させない多値−二進コンバータの有効な構成が、多く望まれている。 【００１１】マルチ共振トンネルデバイスは、多値数システムで表示される数値を従来の二進表示に効率的に変換する回路を構成するのに、かなり有利であることが判っている。 この多値ワードを二進ワードに変換するのに必要な動作は、共振トンネルデバイスが呈する負性抵抗差を活用する回路により、極めて有効に実現できる。 従来の技術（例えばＣＭＯＳおよびヘテロ接合ＰＣＬ）
は、回路が複雑になり多くの部品数を必要とするので、
ＭＶＬＩＣに対しては、自然な選択とは見えない。 共振トンネルデバイスは量子スケーリング限界に達する前でも、超高速度および超高密度回路を可能とするような、
新規な特性を有している。 多数の二進ビットは、多数の負性相互コンダクタンス領域を示すデバイスを活用するアーキテクチャにより、極めて効率的に処理されるので、従来のＩＣ技術により構成される二進回路および多値回路よりも速いスピードおよび大きな密度が得られる。 【００１２】 【課題を解決するための手段】一般に、本発明の一態様では、２を底とする、値域４のワードにより表示される数を、同じ値を有する従来の二進ワード（２を底とし、
値域２）に変換する。 この変換は、一連の分解ステージにより行われる。 各分解ステージは中間のレンジ４、底２のワードおよび二進数を発生し、二進数は出力ワードの数のうちの一つとなる。 各ステージにおける分解は一組の、値域４、底２の数−二進コンバータにより行われ、各コンバータは、中間ワードの一つの数に対する演算を行うことが好ましい。 加算回路は、隣接する２を底とし、値域４の数のコンバータの出力を加算して、新しい中間ワードを形成することが好ましい。 分解ステージの出力の最初の桁は、出力二進ワードの数となる。 ２を底とし、値域４の数−二進コンバータは分圧器により接続されたマルチレベルのフォールディング回路であることが好ましい。 マルチレベルのフォールディング回路は、多数のチ負性相互コンダクタンス差を呈するマルチピーク形の共振トンネルトランジスタを含むことが好ましい。 本明細書に開示された発明は、多値数システムにより表示される値を、従来の二進表示に変換できる最初の論理回路であることは明らかである。 更に本発明は、
多値論理から二進への変換を実行できる共振トンネルデバイスを含む最初の回路であることも明らかである。 【００１３】本発明に係わるコンバータは、いくつかの技術的利点を提供するものである。 例えば、開示する新規な回路は、多値論理演算の結果を極めて高い速度で二進表示に変換できるようにするものであり、更に共振トンネルデバイスを活用しているので、ここに記載した新規なコンバータ回路は、ごく少数の部品で製造できる。
当業者であれば、下記の説明、図面および特許請求の範囲から、他の技術的な利点は容易に明らかとなろう。 【００１４】本発明の新規な特徴については、添付した特許請求の範囲に記載されているが、本発明自体、更に本発明の他の特徴および利点については、添付図面を参照して下記の詳細な脱明を読めば、最も理解できよう。 【００１５】 【実施例】以下の例に、多値論理演算の利点を示す。 従来のほとんどのデジタルプロセッサでは、底２、値域２
の記数システムで数が表示される。 すなわち各数字の単位値は、２を底とする数列で増加し（１、２、４、８
等）、各数字はわずか２つの値のいずれかしか取らない（０または１）。 従来のデジタルプロセッサのアーキテクチュアでは、単一プロセッササイクルでＮビットの数の対を加算できるが、加算回路を通って桁上げビットが伝わらなければならないので、二進加算では時間の遅れが生じる。 このような桁上げビット伝搬の遅れが、プロセッサ性能の上限を決めている。 例えば２を底とし、値域２で表示される次の数を、簡単な二進演算を使って加算するには、全加算チェインを横断するよう桁上げビットが長い距離を伝わらなければならい。 【００１６】 【数１】 【００１７】多値表示を用いてデータオペランドをエンコードし、処理すれば、このような桁上げビット伝搬の問題は解消できる。 この方法は、桁上げリップルが生ぜず、桁上げ伝搬遅延が解消されるように情報を表示するのにより広い値域を使用している。 先の例からの数を２
を底とし、値域３で表示すると、桁上げを発生することなく加算でき、ビットの各コラムは二進加算でなく別々に加算する。 この結果を値域３で表示すると、桁上げリップルが不要となる。 【００１８】 【数２】 【００１９】演算結果の値域がより広くても、演算結果を表示するのに使用される数システムの底は変わらないことに留意されたい。 すなわち、各桁位置の単位値は、
１、２、４、８等々のような、２を底とする数列で増加する。 Ｍを底として増加するように情報をエンコードする値域ｎの記数の使用法は、冗長数Ｍ、Ｎコーディング法と称される。 数字が正の値だけをとる場合、この記数システムは冗長正数Ｍ、Ｎコーディング法と称される。
したがって上記のような例の記数システムは、冗長正数２、３コーディング法と称される。 正の数値および負の数値を可能とする記数システムは、冗長符号付き数Ｍ、
Ｎコーディング法と称される。 【００２０】図１には、冗長正数２、４コーディング法により表示される数字の加算器のブロック図が示されている。 数字は値０、１、２および３（４を値域とする正の数字）をとり得る。 この記数システムの数列は、２を底としている。 このブロックはワード幅が３桁までの入力ワードに対するものであるが、この技術は明らかに任意のワード幅まで拡張できる。 桁上げリップルが生じないように、冗長エンコードされた（値域４の）表示で、
２を底とする情報を表示するのに、正の冗長数２、４コーディング法を使用する。 このことは出力数字、例えばＲ ２は同じ位または下位の位の最初の６つの数字、すなわちＸ ２ 、Ｙ ２ 、Ｘ １ 、Ｙ １ 、Ｘ ０およびＹ ０により完全に決定される。 加算は次の３つの工程により実行される。 【００２１】 【数３】 【００２２】この演算結果の１０を底とする値は、次のように示される。 【００２３】 【数４】 【００２４】ここで、ｎは出力ワードの桁数である。 【００２５】図１を参照すると、まず２入力形加算回路４０を用いて、入力数（Ｘ ｉ 、Ｙ ｉ ）の対を加算し、出力数のＳ ｉ ＝Ｘ ｉ ＋Ｙ ｉ （工程１）を発生する。 次に値域７の多値数−二進コンバータ４２（以下Ｒ７ＭＢＣと称す）を用いて、３ビット二進コードに変換する。 このＲ７ＭＢＣ４２は、上記工程２の分解関数を実行する。
最後に、隣接するＲ７ＭＢＣ４２からの二進出力を分け、３入力形加算回路４４により加算し、値域４の出力結果を発生する（上記工程３）。 図示した加算器は、任意のワード幅の２つの数の計を計算するように拡張できる。 回路内では、局部的中間演算結果しか分けないので、この回路の速度は入力桁の数とは無関係である。 【００２６】多値論理（ＭＶＬ）計算回路は、従来の二進装置よりも速度および密度の点でかなり有利であるが、ＭＶＬ集積回路は近い将来でも単独で使用されることはないので、従来の二進回路と相互に動作できることが必要である。 図２は、Ｓ ０ 〜ＳＬと表示した幅Ｌ＋１
の出力ワードを発生する多値論理プロセッサ４６のブロック図である。 多値−二進コンバータ４８は、多値ワードＳを受け、Ｂ ０ 〜Ｂ Ｍと表示されたＭ＋１個の数字を有する二進ワードＢに変換する。 （多値プロセッサは、
二進ワードを変形することなく取り込むことができるので、２を底とする二進から２を底とする多値へのコンバータは、不要である。 ）多値論理プロセッサの性能の利点を低下しない多値−二進コンバータ４８の効率的な実現が強く求められている。 【００２７】多値ワードから二進ワードへの変換に必要な作動は、共振トンネルデバイスが呈する負性抵抗差を活用する回路により極めて効率的に実行できることが判っている。 【００２８】好ましい実施例 好ましい回路の実施例の作動に関する以下の説明では、
入出力信号を電圧でなくてステートとして説明する。 １
つのステートは、数の値に対応しており、各ステートに対応する電圧は、設計上の選択事項であり電圧とステートの対応は、当業者にはあきらかとなろう。 例えば、特定の回路設計では、各ステートは、次ぎのステートと０．３ボルトだけ異なっている。 底を２とし、値域を４
とする数から二進へのコンバータの好ましい実施例では、回路電圧はステートに一般に比例している。 別の実施例では、電圧とステートの関係は、厳密にリニアでなくてもよいし、厳密に比例してなくてもよいと解される。 【００２９】図３に、正数の値域４、底２−二進変換器の好ましい実施例のブロック図を示す。 入力は正の数である値域４、底２のワードＳであり、このワードは数字Ｓ ０ 〜Ｓ ４ （ここでＳ ０は最小位の数字である）から成る、図２の正数の値域４、底２の加算器の出力ワードである。 一般に、Ｓのうちの最高位の数字および最小位の数字は、加算器の設計のため二進数（すなわちこれらは０または１の値にしかならない）である。 同様に、Ｓのうちの次ぎに高い位の数字および最小位から一つ高い位の数字は、値０、１および２しかとらない。 以下述べる好ましい実施例の多値−二進コンバータは、このような入力ワードに対して演算を行う。 【００３０】図３において、入力ワードＳは、５桁の幅に示されているが、コンバータは明らかに任意の幅の入力ワードに対して演算を行うように拡張できる。 数字は値域４、底２−二進コンバータ５０により分解される。
各コンバータ５０の出力は、２桁の二進ワードであり、
このワードは多値入力数字と同一の値を有する（桁上げ数Ｃは最大位の二進数であり、Ｗは最小位の数である）。 隣接するコンバータ５０からの出力ＣおよびＷ
は、加算回路５２により加算され、これら加算回路は中間の値域３の数字を発生する。 これら中間の値域３の数字は、次ぎに別の値域４、底２−二進コンバータ５０により分解される。 図３に示すように、各分解ステージ５
３は、一組の値域４、底２−二進コンバータおよび関連する加算回路の組である。 分解ステージはＷの桁幅である値域４、底２のワードに対して演算を行い、Ｗ−１桁幅の値域４、底２のワードおよび一つの二進ビットを発生する（分解ステージの最小位のコンバータの出力Ｗは必ず二進出力数となる）。 一般に、Ｌ＋１桁幅の入力ワードに対しては、Ｌ個の分解ステージが必要である。 【００３１】図４に、値域４、底２−二進コンバータ５
０の好ましい実施例を示す。 この回路は、分圧器（Ｒと表示された抵抗器）により接続された２つのマルチレベルのフォールディング回路５４から成る。 各マルチレベルのフォールディング回路は、アクティブ負荷６２およびマルチ負性相互コンダクタンス差デバイスから成り、
負性相互コンダクタンス差デバイスは、マルチピークの共振トンネルトランジスタ５６であることが好ましい。
好ましい実施例では、マルチピークの共振トンネルトランジスタ５６は、スイッチングトランジスタ５８とトランジスタのソースに集積されたマルチピークの共振トンネルダイオード６０の組み合わせであり、トンネルダイオード６０は、ソース接続されたＭ−ＲＴＤまたは多数の単一ピークＲＴＤを備えたディスクリートトランジスタでもよい。 第２のマルチレベルフォールディング回路への入力電圧では、分圧器（抵抗器Ｒ）による入力電圧Ｓの半分になっている。 次に、マルチレベルの単一フォールディング回路の作動について説明する。 【００３２】共振トンネルダイオードＲＴＤは、一つ以上の量子井戸を電荷キャリアが飛び越える共振トンネル効果により、負性抵抗差を示す。 図５および図６ａ〜６
ｃに示すように、印加バイアスが一つの電気接点におけるフェルミ準位を備えたデバイス内の量子導通ステートに一致すると、ＲＴＤのＩ−Ｖ曲線においてピークが生じる。 図６Ａ、６Ｂおよび６Ｃは、図５におけるＡ、
Ｂ、Ｃにおける印加電圧下のＲＴＤの導通バンドエネルギー図をそれぞれ示す。 バイアス電圧におけるＩ−Ｖピークの位置は、デバイスを製造するのに使用されるヘテロ構造の組成および層の厚さを制御することにより調節できる。 ＲＴＤは、図７に示すＩ−Ｖ特性のようなＩ−
Ｖ特性を有するマルチピークＲＴＤ（Ｍ−ＲＴＤ）を製造するように、直列に集積化される。 この例では、同じヘテロ構造体内にＲＴＤのスタックを製造することにより、８個のピークのＩ−Ｖ特性が得られた。 更に、ピークの数およびバイアス論理の双方も、製造プロセス中に制御されるパラメータである。 【００３３】図８、９Ａおよび９Ｂを参照して好ましい実施例の、値域４、底２−二進コンバータ５０の出力の作動について説明する。 マルチレベルフォールディング回路５４の第１の好ましい実施例は、共振トンネルトランジスタ５６と、アクティブ負荷として働くデプレッションモードのＦＥＴ６２から成る。 図８に示すように、
この実施例では、共振トンネルトランジスタ５６はスイッチングトランジスタ５８およびマルチピーク共振トンネルダイオード６０により表示できる。 共振トンネルトランジスタ５６は、例えばＦＥＴとこのＦＥＴのソースに集積化されたマルチピーク共振トンネルダイオードの組み合わせでよく、後者のトンネルダイオードはソースに接続されたＭ−ＲＴＤまたは多数の単一ピークＲＴＤ
を備えたディスクリートＦＥＴでもよい。 好ましい実施例において、スイッチングトランジスタ５８は−０．３
ボルトのスレッショルド電圧Ｖ１を有するデプレッションモードのＦＥＴである。 図９Ａは、共振トンネルトランジスタのドレイン電流Ｉ５８とＶｉｎとの関係を示す。 図には、ほぼ０．３ボルト、０．６ボルトおよび０．９ボルトで生じる３つの共振ピークが示されている。 図９Ａにおける点線は、アクティブ負荷６２の負荷ラインである。 図示するように、アクティブ負荷６２であるトランジスタの飽和電流は、共振トンネルトランジスタ５６のピーク電流よりも少なく、かつ、谷電流よりも大きくなるように選択されている。 【００３４】Ｖ ｉｎすなわちスイッチングトランジスタ５８を−０．３ボルトから上にスイープする際に、高レベルで開始する出力電圧Ｖ ｏｕｔはＶ ｉｎがスイッチングトランジスタ５８のＶ ｇｓ，ｏｎ （ゲート・ソース間のオン電圧）＋Ｍ−ＲＴＤ６０の第１ピーク電圧に達すると、低くなる。 ゲート電圧が連続して上昇するにつれ、Ｍ−ＲＴＤ６０はスイッチングトランジスタ５８の電流がＮＤＲ領域を通って遷移し、ゲート電圧がＶ
ｇｓ，ｏｆｆ （ゲート・ソース間のオフ電圧）＋Ｍ−Ｒ
ＴＤ６０の第１谷電圧に達し、再びＶ ｏｕｔが高くなるまで、スイッチングトランジスタ５８の電流を制限する。 Ｖ ｉｎが更に増加すると、このサイクルが繰り返され、図９Ｂに示されるような入出力関係となる。 負荷トランジスタ６２をシャントするダイオードは、スイッチングトランジスタ５８が三極管領域に入らないように、
低い、Ｖ ｏｕｔステートにクランプする。 図９Ａおよび９Ｂに示すように、アクティブ負荷トランジスタ６２の飽和電流は、Ｖ ｏｕｔが一つの出力電圧から他の出力電圧に切り替わる際の正しい電圧を決定する。 値域４、底２−二進コンバータ５０の好ましい実施例は、図４に示すように、抵抗器のラダーを使用して組み合わされたこれらマルチレベルのフォールディング回路５４のうちの２つから形成されている。 図１０に、値域４、底２−二進コンバータの好ましい実施例の伝達関数が示されている。 一般に、図１０に示される伝達関数を得るには、共振トンネルトランジスタ５６は少なくとも２つの共振ピークを示さなければならない。 共振ピークの数および間隔の選択は、ステートと電圧との関係（すなわち数字の値とその値を示す電圧との対応関係）によって影響される。 【００３５】図９Ａに示される３ピーク形Ｍ−ＲＴＤの特性は、３つのＲＴＤを直列に組み合わせるか、または単一の結合量子移動ヘテロ構造体を用いるかのいずれかにより得られる。 ＲＴＤが直列に組み合わされている際は、チェーン内のオフ抵抗のＲＴＤは、 好ましくない内部直列抵抗Ｒｓを持ち込むおそれがある。 この直列抵抗 の積に大きさが等しい電圧ヒステリシスを生じる。 累積直列抵抗値がＲＴＤ負性抵抗差を越えると、このヒステリシスの影響が生じる。 従って、直列に組み合わせできるＲＴＤの総数は、一般に特定デバイス構造の累積直列抵抗により制限される。 【００３６】共振トンネルデバイスの電気特性は、一部は構成層の厚み、材質およびドーピングにより決定され、下記の表１に３ピーク特性を示す共振トンネルダイオードの一例が示されている。 この構造体は、エピタキシャル形成された層、すなわち基板上に形成された層１
と層１の上に形成された層２等のスタックである。 【００３７】 【表１】 【００３８】表１に示される構造は、図１１に示される電流−電圧特性を示す。 この図には２つのカーブがあるが、１つのカーブしか明らかではない。 １つのカーブは、ゼロバイアスで始まる正の電圧ランプに対する特性であり、第２のカーブは０．８ボルトで始まり、０ボルトに低下する。 これらカーブの間の差は、測定装置の３
ｍｖの分解能よりも小さい。 【００３９】ＭＶＬ回路において十分なノイズマージンを確保するには、Ｍ−ＲＴＤは、相対的に等しいピーク電流と谷電流、相対的に等しい間隔のピーク電圧、適当なピークー谷比および低いヒステリシスを有していなければならない。 表２は、いくつかのＭ−ＲＴＤパラメータの好ましい値を示す。 【００４０】 【表２】 【００４１】同様に、ＦＥＴスイッチングトランジスタのパラメータの好ましい値を示すことができる。 図３
は、あるパラメータの好ましい値を示す。 【００４２】 【表３】 【００４３】図１２に加算回路５２の第１の好ましい実施例を示す。 第１の増幅ステージは、−（Ｗ＋Ｃ）を発生し、第２増幅ステージはＳ＝Ｗ＋Ｃとなるようにインバータ（利得＝−１）となっている。 下記の表４は、実施例と図の概略を示すものである。 【００４４】 【表４】 【００４５】以上で、いくつかの好ましい実施例について説明した。 本発明の範囲は特許請求の範囲内でこれまで述べた実施例と異なる実施例を含むと解すべきである。 【００４６】内部および外部の接続は、介在回路等を解したオーミック接続、容量接続、直接または間接的な接続または他の方法による接続でよい。 シリコン、ヒ化ガリウムまたは他の電子材料群によるディスクリート部品または完全集積回路で構成できる。 本発明の種々の実施例は、ハードウェア、ソフトウェアまたはマイクロコード化されたファームウェアを使用することができ、またはこれらで構成できると解すべきである。 【００４７】以上で、図示した実施例を参照して本発明について説明したが、この説明は制限的であると解すべきではない。 図示した実施例の種々の変形例およびそれらの組み合わせのみならず、その他の実施例については、当業者が上記説明を参照すれば明らかとなろう。 従って、特許請求の範囲はこれら変形例または実施例を含むものである。 【００４８】関連出願とのクロスレファレンス。 【００４９】 【表５】 【００５０】以上の説明に関して、更に以下の項を開示する。 （１）値域Ｎの数字をＬ桁の二進ワードに変換するための装置であって、入力端を有する分圧ネットワークと、
各回路の入力端が前記ネットワークに接続され、出力信号が前記Ｌ桁の二進ワードにおける数字であるＬ個のマルチレベルのフォールディング回路とを備え、よって前記値域Ｎの数字が前記分圧器の入力端に印加されると、
前記Ｌ桁の二進ワードは前記値域Ｎの数字の値と同じ数値を示す装置。 【００５１】（２）前記マルチレベルのフォールディング回路は負性相互コンダクタンス差回路と直列な負荷を含む、第１項記載の装置。 （３）前記負荷は電界効果トランジスタを含む第２項記載の装置。 （４）前記負性相互コンダクタンス差回路は、負性抵抗差デバイスと直列なスイッチングデバイスを含む第２項記載の装置。 （５）前記負性抵抗差デバイスは共振トンネルダイオードである第４項記載の装置。 【００５２】（６）前記記載のトンネルダイオードは電流電圧特性において多数のピークを示す、第５項記載の装置。 （７）Ｍを底とする値域Ｎの入力ワードを二進出力ワードに変換するための装置であって、各々が前記二進出力ワードの数字の一つを発生するよう作動できる複数のカスケード接続された分解ステージを含む装置。 （８）Ｍ＝２であり、Ｎ＝４である第７項記載の装置。 （９）前記Ｍを底とし、値域Ｎの入力ワードの数字は負でない、第８項記載の装置。 （１０）前記入力ワードの最小位の数字は二進である第９項記載の装置。 【００５３】（１１）前記値域４、底２のワードは、数字Ｓ（Ｏ）〜Ｓ（Ｌ）を有し、Ｓ（Ｏ）は最小位の数字であり、前記二進ワードは数字Ｂ（Ｏ）〜Ｂ（Ｌ＋１）
を有し、Ｂ（Ｏ）は最小位のビットであり、分解ステージＤ（１）〜Ｄ（Ｌ）を備え、分解ステージＤ（ｎ）はｎ桁の値域４、底２のワード１（ｎ）のための入力、ｎ
−１桁の値域４、底２のワードＯ（ｎ）および二進出力ビットＢ（Ｌ−ｎ＋１）を有し、Ｏ（ｎ）はＤ（ｎ）に印加され、各分解ステージで１（ｎ）＝２０（ｎ）＋Ｂ
（Ｌ−ｎ＋１）であり、１（Ｌ）に値域４、底２のワードＳ（１）〜Ｓ（Ｌ）が印加されると、数字Ｂ（０）〜
Ｂ（Ｌ＋１）（ここでＢ（０）＝Ｓ（０））を有する二進ワードの値は、前記入力ワードの値と同じとなる第１
０項記載の装置。 （１２）ｉ＝２〜Ｌに対する前記分解ステージＤ（ｎ）
は、ｎ個の値域４、底２−二進コンバータと一つ以上の加算回路とを含む、第１１項記載の装置。 （１３）前記値域４、底２−二進コンバータは、分圧器により接続された入力端を有するマルチレベルフォールディング回路を含む、第１２項記載の装置。 （１４）前記マルチレベルのフォールディング回路はマルチ負性相互コンダクタンス差回路を含む、第１３項記載の装置。 （１５）前記マルチ負性相互コンダクタンス差回路は、
負性抵抗差デバイスと直列なスイッチングデバイスを含む、第１４項記載の装置。 （１６）前記負性抵抗差デバイスはマルチピーク形共振トンネルデバイスである、第１５項記載の装置。 （１７）前記マルチピーク形共振トンネルデバイスは、
その電流−電圧特性において、３つのピークを示す、第１６項記載の装置。 【００５４】（１８）マルチ共振トンネルデバイスは、
多値数システムにより示される値を、従来の二進表示に効率的に変換する回路を実現する大きな利点を有するものである。 本発明の一態様によれば、値域４、底２のワードにより示される数字を、同じ値を有する従来の二進ワード（値域２、底２）に変換する。 この変換は、一連の分解ステージ５３により行われ、各分解ステージ５３
は中間の値域４、底２のワードおよび二進数を発生し、
二進数は二進出力ワードの数字のうちの一つとなる。 各ステージにおける分解は一組の値域４、底２−二進コンバータ５０により行われ、各コンバータは中間ワードの一つの数字に演算を行うことが好ましい。 加算回路５２
は、隣接する値域４、底２−二進コンバータ５０の出力を加算し、新しい中間ワードを形成することが好ましい。 分解ステージの出力の最小位の数字は、出力二進ワードのうちの一つの数字となる。 値域４、底２−二進コンバータ５０は、分圧器により接続されたマルチレベルのフォールディング回路５４であることが好ましい。 更に、マルチレベルフォールディング回路は、多数の負性相互コンダクタンス差を示すマルチピーク形トンネルトランジスタ５６（例えばＦＥＴ５８およびマルチピーク形共振トンネルダイオード６０）を含むことが好ましい。 ここに示された新規な回路は、多値論理演算の結果を極めて高速度で、二進表示に変換することを可能とするものであり、更にこの回路は、共振トンネルデバイスを使用しているので、本明細書に記載した新規なコンバータ回路は、ごく少数の部品で製造できる。 【図面の簡単な説明】 【図１】冗長な正の、値域４、底２の数の加算器のブロック図である。 【図２】多値論理プロセッサおよび多値−二進コンバータのブロック図である。 【図３】正の、値域４、底２の数−二進コンバータの好ましい実施例のブロック図である。 【図４】値域４、底２−二進コンバータの好ましい実施例の略図である。 【図５】代表的な共振トンネルダイオードの電流−電圧特性のグラフである。 【図６】印加電圧を増加した場合の代表的な共振トンネルダイオードの導通エネルギーバンドの図である。 【図７】８ピーク形共振トンネルダイオードの電流−電圧特性のグラフである。 【図８】値域４、底２−二進コンバータの一つの出力を構成するマルチレベルフォールディング回路の略図である。 【図９】Ａは図８のマルチレベル形共振トンネルトランジスタの電流−電圧特性と、図８のアクティブ負荷の負荷ラインとの交点を示すグラフである。 Ｂは図８のマルチレベルフォールディング回路の伝達関数のグラフである。 【図１０】値域４、底２−二進コンバータの好ましい実施例の伝達関数のグラフである。 【図１１】実証された３ピーク形狂信トンネルダイオードの電流−電圧特性のグラフである。 【図１２】加算回路の好ましい実施例の略図である。 【符号の説明】 ４０ 加算回路 ４２ 値域７、多値−二進コンバータ ４４ ３入力加算回路 ４６ 多値論理プロセッサ ４８ 多値−二進コンバータ ５０ 値域４、底２−二進コンバータ ５２ 加算回路 ５３ 分解ステージ ５４ マルチレベルフォールディング回路 ５６ マルチピーク形共振トンネルトランジスタ ５８ ＦＥＴ ６０ マルチピーク形共振トンネルダイオード 【手続補正書】 【提出日】平成６年８月１８日 【手続補正１】 【補正対象書類名】明細書 【補正対象項目名】全文 【補正方法】変更 【補正内容】 【書類名】 明細書 【発明の名称】 正数の値域４、底２−二進コンバータ用のマルチ共振形トンネル回路 【特許請求の範囲】 【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、一般的には集積回路デバイスに関し、より詳細には共振トンネルデバイスを備えた多値論理回路に関する。 【０００２】 【従来技術】以下、本発明の範囲を限定することなく、
共振トンネルデバイスおよび多値論理回路を参照して、
本発明の背景について説明する。 【０００３】共振トンネルデバイス 過去１０年の間にヘテロエピタキシャル技術により、研究者は種々の超格子量子井戸共振トンネル構造体の電気的特性について研究を行うことが可能となった。 チャン、エサキおよびツー（Ｃｈａｎ，Ｅｓａｋｉ ａｎｄ
Ｔｓｕ）、（アプライド・フィジックス・レターズ、
第２４号、第５９３頁）により共振トンネルダイオード（以下ＲＴＤと称す）の最初の提案および研究について報告がなされ、その後、これら構造体における大きな負性抵抗差（以下ＮＤＲと称す）を観測したソルナー（Ｓ
ｏｌｌｎｅｒ）外により、研究開発に対する拍車がかかった。 量子井戸を通る電荷が移動する上では、とびとびのエネルギーステートしか利用できないので、共振トンネルダイオードの電流と電圧の関係はピークを示すことがある。 すなわち、印加電圧がゼロから増加するにつれ、ダイオード電流は増加し、その後印加電圧が大きくなるにつれて、ある範囲内でダイオード電流は低下する。 エピタキシャルスタック内にＲＴＤの直列の組み合わせを含むマルチピーク形共振トンネルデバイス（以下、Ｍ−ＲＴＤと称す）もテストされている。 最近、テキサス・インスツルメンツ社により、製造された単一のヘテロ構造体では、室温で１６の共振ピークが得られている。 【０００４】ＲＴＤの初期の研究以来、これまで多くの３端子形共振トンネルデバイスが提案され、テストされている（例えば、ニューヨーク、ジョン・ウィリー・アンド・サンズ社により発行されたエフ・カパッソ、エス・センおよびエフ・ベルトラム（Ｆ．Ｃａｐａｓｓｏ，
Ｓ． Ｓｅｎ ａｎｄ Ｆ． Ｂｅｌｔｒａｍ）著、「高速半導体デバイス」（エス・エム・チェー（Ｓ．Ｍ．Ｓｚ
ｅ）編集）を参照されたい）。 従来のトランジスタのターミナルの一つまたは他方にＲＴＤを集積化すると、共振トンネルトランジスタの大きなファミリーが得られる。 これらトランジスタのうち、最も有望視されているものとして、共振トンネルバイポーラトランジスタ（Ｒ
ＴＢＴ）（例えばエフ・カパッソ、エス・センおよびエー・ワイ・チョー（Ａ．Ｙ．Ｃｈｏ）著、「アプライド・フィジックス・レターズ」、第５１号、第５２６頁を参照されたい）、共振トンネル熱電子トランジスタ（Ｒ
ＨＥＴ）（例えばエヌ・ヨコヤマ外著、「ソリッドステートエレクトロニクス」、第３１号、第５７７頁を参照されたい）および共振トンネル電界効果トランジスタ（ＲＴＦＥＴ）がある。 これらデバイスはヘテロ接合バイポーラトランジスタ、熱電子トランジスタまたは電界効果トランジスタのエミッタまたはドレインターミナル内にＲＴＤを設けることにより、それぞれ製造されるものである。 【０００５】現在多くの研究所で、従来の機能できるトランジスタよりもより小さい大きさで作動する可能性を研究するため、ナノ電子デバイス、例えば共振トンネルダイオードおよびトランジスタが研究中である。 これらデバイスの設計の目標は、量子効果自体を利用し、ナノメータスケールでの寸法にスケールダウンできるようにすることである。 かかるナノ電子デバイスの例については、下記の米国特許に記載がある。 【０００６】１９８６年４月８日、リード（Ｒｅｅｄ）
に発行された「量子デバイス出力スイッチ」を発明の名称とする米国特許第４，５８１，６１２号、１９８７年１１月３日、カパッソ外に発行された「負性相互コンダクタンスデバイス」を発明の名称とする米国特許第４，
７０４，６２２号、１９８８年１月２６日、フレイジャー（Ｆｒａｚｉｅｒ）に発行された「３端子トンネルデバイス」を発明の名称とする米国特許第４，７２１，９
８３号、１９８９年７月１８日、カパッソ外に発行された「共振トンネルトランジスタ」を発明の名称とする米国特許第４，８４９，７９９号、１９８９年７月２５
日、リー（Ｌｅｅ）外に発行された「二進超格子トンネルデバイスおよび方法」を発明の名称とする米国特許第４，８５１，８８６号、１９８９年８月１日、カパッソ外に発行された「共振トンネルデバイスおよびデバイスの作動モード」を発明の名称とする米国特許第４，８５
３，７５３号、１９９０年３月２７日、リード外に発行された「３端子量子デバイス」を発明の名称とする米国特許第４，９１２，５３１号、１９９０年９月２５日、
フレンズレイ（Ｆｒｅｎｓｌｅｙ）外に発行された「３
端子トンネルデバイスおよび方法」を発明の名称とする米国特許第４，９５９，６９６号および１９９１年３月１２日、カパッソ外に発行された「シーケンシャルクエンチング共振トンネルトランジスタ」を発明の名称とする米国特許第４，９９９，６９７号。 【０００７】多値論理 二進演算用集積回路（ＩＣ）は、埋め込みコプロセッサおよび高性能コンピュータの性能の革新を可能としたが、スケーリング上の限界により、最終的に従来のＩＣ
の速度および密度の更なる上昇が阻害されることになろう。 西暦２０００年を経過すれば、やがて量子機械的効果が従来のトランジスタのスケーリング度の基本的限界を決めることになろう（例えば、アール・ティ・ベイト（Ｒ．Ｔ．Ｂａｔｅ）著、「ナノテクノロジー」、１９
９０年第１号第１頁）。 ０．１μｍよりも小さい特徴的な寸法になると、従来のデバイスではリークが生じ、このリークがＩＣのスケーリングによる性能の向上を阻害することになる。 【０００８】 【発明が解決しようとする課題】将来的には、超高性能デジタルシステムは、最小データラテンシーで１０ＧＨ
ｚを越えるクロックレートを必要とすることになろう。
シリコンＶＬＳＩ技術に基づく二進計算を使用する現在のシステムは、複雑な桁上げリップル低減方法を使用することにより、適度に良好な性能を得ることができるが、データラテンシーおよび超高速計算が必要な場合、
この方法はあるクラスのシステムに対しては不適当である。 【０００９】一つのＭＶＬ回路内では、多数の二進ビットを同時に処理できるので、多値論理（以下、ＭＶＬと称す）回路は、速度および密度を高める（同時に幾何学的大きさを最小とする）ことに対し可能性がある。 冗長数システムを使用することにより、桁上げリップルのない作動を行う、多値諭理加算器および乗算器の例については、１９９２年のエル・ジェイ・ミッチェル（Ｌ．
Ｊ． Ｍｉｃｈｅｅｌ）による「ＭＶＬに関する国際シンポジウム議事録」、１９９１年のジェイ・ゴトウ外による「国際固体回路会議」、１９９１年のエス・カワヒト、ケイ・ミズノおよびティー・ナカムラによる「ＭＶ
Ｌに関する国際シンポジウムの議事録」を参照されたい。 現在まで、従来の集積回路ファミリー（例えばＣＭ
ＯＳおよびヘテロ接合ＥＣＬ）に基づくこれら方法の実行が提案されている。 【００１０】多値論理（ＭＶＬ）計算回路は、従来の二進装置よりも速度および密度の点でかなり有利であるが、ＭＶＬ集積回路は近い将来でも単独で使用されることはないので、従来の二進回路と相互に動作できることが必要である。 多値論理プロセッサの性能上の利点を低下させない多値−二進コンバータの有効な構成が、多く望まれている。 【００１１】マルチ共振トンネルデバイスは、多値数システムで表示される数値を従来の二進表示に効率的に変換する回路を構成するのに、かなり有利であることが判っている。 この多値ワードを二進ワードに変換するのに必要な動作は、共振トンネルデバイスが呈する負性抵抗差を活用する回路により、極めて有効に実現できる。 従来の技術（例えばＣＭＯＳおよびヘテロ接合ＰＣＬ）
は、回路が複雑になり多くの部品数を必要とするので、
ＭＶＬＩＣに対しては、自然な選択とは見えない。 共振トンネルデバイスは量子スケーリング限界に達する前でも、超高速度および超高密度回路を可能とするような、
新規な特性を有している。 多数の二進ビットは、多数の負性相互コンダクタンス領域を示すデバイスを活用するアーキテクチャにより、極めて効率的に処理されるので、従来のＩＣ技術により構成される二進回路および多値回路よりも速いスピードおよび大きな密度が得られる。 【００１２】 【課題を解決するための手段】一般に、本発明の一態様では、２を底とする、値域４のワードにより表示される数を、同じ値を有する従来の二進ワード（２を底とし、
値域２）に変換する。 この変換は、一連の分解ステージにより行われる。 各分解ステージは中間のレンジ４、底２のワードおよび二進数を発生し、二進数は出力ワードの数のうちの一つとなる。 各ステージにおける分解は一組の、値域４、底２の数−二進コンバータにより行われ、各コンバータは、中間ワードの一つの数に対する演算を行うことが好ましい。 加算回路は、隣接する２を底とし、値域４の数のコンバータの出力を加算して、新しい中間ワードを形成することが好ましい。 分解ステージの出力の最初の桁は、出力二進ワードの数となる。 ２を底とし、値域４の数−二進コンバータは分圧器により接続されたマルチレベルのフォールディング回路であることが好ましい。 マルチレベルのフォールディング回路は、多数のチ負性相互コンダクタンス差を呈するマルチピーク形の共振トンネルトランジスタを含むことが好ましい。 本明細書に開示された発明は、多値数システムにより表示される値を、従来の二進表示に変換できる最初の論理回路であることは明らかである。 更に本発明は、
多値論理から二進への変換を実行できる共振トンネルデバイスを含む最初の回路であることも明らかである。 【００１３】本発明に係わるコンバータは、いくつかの技術的利点を提供するものである。 例えば、開示する新規な回路は、多値論理演算の結果を極めて高い速度で二進表示に変換できるようにするものであり、更に共振トンネルデバイスを活用しているので、ここに記載した新規なコンバータ回路は、ごく少数の部品で製造できる。
当業者であれば、下記の説明、図面および特許請求の範囲から、他の技術的な利点は容易に明らかとなろう。 【００１４】本発明の新規な特徴については、添付した特許請求の範囲に記載されているが、本発明自体、更に本発明の他の特徴および利点については、添付図面を参照して下記の詳細な説明を読めば、最も理解できよう。 【００１５】 【実施例】以下の例に、多値論理演算の利点を示す。 従来のほとんどのデジタルプロセッサでは、底２、値域２
の記数システムで数が表示される。 すなわち各数字の単位値は、２を底とする数列で増加し（１、２、４、８
等）、各数字はわずか２つの値のいずれかしか取らない（０または１）。 従来のデジタルプロセッサのアーキテクチュアでは、単一プロセッササイクルでＮビットの数の対を加算できるが、加算回路を通って桁上げビットが伝わらなければならないので、二進加算では時間の遅れが生じる。 このような桁上げビット伝搬の遅れが、プロセッサ性能の上限を決めている。 例えば２を底とし、値域２で表示される次の数を、簡単な二進演算を使って加算するには、全加算チェインを横断するよう桁上げビットが長い距離を伝わらなければならい。 【００１６】 【数１】 【００１７】多値表示を用いてデータオペランドをエンコードし、処理すれば、このような桁上げビット伝搬の問題は解消できる。 この方法は、桁上げリップルが生ぜず、桁上げ伝搬遅延が解消されるように情報を表示するのにより広い値域を使用している。 先の例からの数を２
を底とし、値域３で表示すると、桁上げを発生することなく加算でき、ビットの各コラムは二進加算でなく別々に加算する。 この結果を値域３で表示すると、桁上げリップルが不要となる。 【００１８】 【数２】 【００１９】演算結果の値域がより広くても、演算結果を表示するのに使用される数システムの底は変わらないことに留意されたい。 すなわち、各桁位置の単位値は、
１、２、４、８等々のような、２を底とする数列で増加する。 Ｍを底として増加するように情報をエンコードする値域ｎの記数の使用法は、冗長数Ｍ、Ｎコーディング法と称される。 数字が正の値だけをとる場合、この記数システムは冗長正数Ｍ、Ｎコーディング法と称される。
したがって上記のような例の記数システムは、冗長正数２、３コーディング法と称される。 正の数値および負の数値を可能とする記数システムは、冗長符号付き数Ｍ、
Ｎコーディング法と称される。 【００２０】図１には、冗長正数２、４コーディング法により表示される数字の加算器のブロック図が示されている。 数字は値０、１、２および３（４を値域とする正の数字）をとり得る。 この記数システムの数列は、２を底としている。 このブロックはワード幅が３桁までの入力ワードに対するものであるが、この技術は明らかに任意のワード幅まで拡張できる。 桁上げリップルが生じないように、冗長エンコードされた（値域４の）表示で、
２を底とする情報を表示するのに、正の冗長数２、４コーディング法を使用する。 このことは出力数字、例えばＲ ２は同じ位または下位の位の最初の６つの数字、すなわちＸ ２ 、Ｙ ２ 、Ｘ １ 、Ｙ １ 、Ｘ ０およびＹ ０により完全に決定される。 加算は次の３つの工程により実行される。 【００２１】 【数３】 【００２２】この演算結果の１０を底とする値は、次のように示される。 【００２３】 【数４】 【００２４】ここで、ｎは出力ワードの桁数である。 【００２５】図１を参照すると、まず２入力形加算回路４０を用いて、入力数（Ｘ ｉ 、Ｙ ｉ ）の対を加算し、出力数の計Ｓ ｉ ＝Ｘ ｉ ＋Ｙ ｉ （工程１）を発生する。 次に値域７の多値数−二進コンバータ４２（以下Ｒ７ＭＢＣ
と称す）を用いて、３ビット二進コードに変換する。 このＲ７ＭＢＣ４２は、上記工程２の分解関数を実行する。 最後に、隣接するＲ７ＭＢＣ４２からの二進出力を分け、３入力形加算回路４４により加算し、値域４の出力結果を発生する（上記工程３）。 図示した加算器は、
任意のワード幅の２つの数の計を計算するように拡張できる。 回路内では、局部的中間演算結果しか分けないので、この回路の速度は入力桁の数とは無関係である。 【００２６】多値論理（ＭＶＬ）計算回路は、従来の二進装置よりも速度および密度の点でかなり有利であるが、ＭＶＬ集積回路は近い将来でも単独で使用されることはないので、従来の二進回路と相互に動作できることが必要である。 図２は、Ｓ Ｏ 〜Ｓ Ｌと表示した幅Ｌ＋１
の出力ワードを発生する多値論理プロセッサ４６のブロック図である。 多値−二進コンバータ４８は、多値ワードＳを受け、Ｂ Ｏ 〜Ｂ Ｍと表示されたＭ＋１個の数字を有する二進ワードＢに変換する。 （多値プロセッサは、
二進ワードを変形することなく取り込むことができるので、２を底とする二進から２を底とする多値へのコンバータは、不要である。 ）多値論理プロセッサの性能の利点を低下しない多値−二進コンバータ４８の効率的な実現が強く求められている。 【００２７】多値ワードから二進ワードへの変換に必要な作動は、共振トンネルデバイスが呈する負性抵抗差を活用する回路により極めて効率的に実行できることが判っている。 【００２８】好ましい実施例 好ましい回路の実施例の作動に関する以下の説明では、
入出力信号を電圧でなくてステートとして説明する。 １
つのステートは、数の値に対応しており、各ステートに対応する電圧は、設計上の選択事項であり電圧とステートの対応は、当業者にはあきらかとなろう。 例えば、特定の回路設計では、各ステートは、次ぎのステートと０．３ボルトだけ異なっている。 底を２とし、値域を４
とする数から二進へのコンバータの好ましい実施例では、回路電圧はステートに一般に比例している。 別の実施例では、電圧とステートの関係は、厳密にリニアでなくてもよいし、厳密に比例してなくてもよいと解される。 【００２９】図３に、正数の値域４、底２−二進変換器の好ましい実施例のブロック図を示す。 入力は正の数である値域４、底２のワードＳであり、このワードは数字Ｓ ０ 〜Ｓ ４ （ここでＳ ０は最小位の数字である）から成る、図２の正数の値域４、底２の加算器の出力ワードである。 一般に、Ｓのうちの最高位の数字および最小位の数字は、加算器の設計のため二進数（すなわちこれらは０または１の値にしかならない）である。 同様に、Ｓのうちの次ぎに高い位の数字および最小位から一つ高い位の数字は、値０、１および２しかとらない。 以下述べる好ましい実施例の多値−二進コンバータは、このような入力ワードに対して演算を行う。 【００３０】図３において、入力ワードＳは、５桁の幅に示されているが、コンバータは明らかに任意の幅の入力ワードに対して演算を行うように拡張できる。 数字は値域４、底２−二進コンバータ５０により分解される。
各コンバータ５０の出力は、２桁の二進ワードであり、
このワードは多値入力数字と同一の値を有する（桁上げ数Ｃは最大位の二進数であり、Ｗは最小位の数である）。 隣接するコンバータ５０からの出力ＣおよびＷ
は、加算回路５２により加算され、これら加算回路は中間の値域３の数字を発生する。 これら中間の値域３の数字は、次ぎに別の値域４、底２−二進コンバータ５０により分解される。 図３に示すように、各分解ステージ５
３は、一組の値域４、底２−二進コンバータおよび関連する加算回路の組である。 分解ステージはＷの桁幅である値域４、底２のワードに対して演算を行い、Ｗ−１桁幅の値域４、底２のワードおよび一つの二進ビットを発生する（分解ステージの最小位のコンバータの出力Ｗは必ず二進出力数となる）。 一般に、Ｌ＋１桁幅の入力ワードに対しては、Ｌ個の分解ステージが必要である。 【００３１】図４に、値域４、底２−二進コンバータ５
０の好ましい実施例を示す。 この回路は、分圧器（Ｒと表示された抵抗器）により接続された２つのマルチレベルのフォールディング回路５４から成る。 各マルチレベルのフォールディング回路は、アクティブ負荷６２およびマルチ負性相互コンダクタンス差デバイスから成り、
負性相互コンダクタンス差デバイスは、マルチピークの共振トンネルトランジスタ５６であることが好ましい。
好ましい実施例では、マルチピークの共振トンネルトランジスタ５６は、スイッチングトランジスタ５８とトランジスタのソースに集積されたマルチピークの共振トンネルダイオード６０の組み合わせであり、トンネルダイオード６０は、ソース接続されたＭ−ＲＴＤまたは多数の単一ピークＲＴＤを備えたディスクリートトランジスタでもよい。 第２のマルチレベルフォールディング回路への入力電圧では、分圧器（抵抗器Ｒ）による入力電圧Ｓの半分になっている。 次に、マルチレベルの単一フォールディング回路の作動について説明する。 【００３２】共振トンネルダイオードＲＴＤは、一つ以上の量子井戸を電荷キャリアが飛び越える共振トンネル効果により、負性抵抗差を示す。 図５および図６ａ〜６
ｃに示すように、印加バイアスが一つの電気接点におけるフェルミ準位を備えたデバイス内の量子導通ステートに一致すると、ＲＴＤのＩ−Ｖ曲線においてピークが生じる。 図６Ａ、６Ｂおよび６Ｃは、図５におけるＡ、
Ｂ、Ｃにおける印加電圧下のＲＴＤの導通バンドエネルギー図をそれぞれ示す。 バイアス電圧におけるＩ−Ｖピークの位置は、デバイスを製造するのに使用されるヘテロ構造の組成および層の厚さを制御することにより調節できる。 ＲＴＤは、図７に示すＩ−Ｖ特性のようなＩ−
Ｖ特性を有するマルチピークＲＴＤ（Ｍ−ＲＴＤ）を製造するように、直列に集積化される。 この例では、同じヘテロ構造体内にＲＴＤのスタックを製造することにより、８個のピークのＩ−Ｖ特性が得られた。 更に、ピークの数およびバイアス論理の双方も、製造プロセス中に制御されるパラメータである。 【００３３】図８、９Ａおよび９Ｂを参照して好ましい実施例の、値域４、底２−二進コンバータ５０の出力の作動について説明する。 マルチレベルフォールディング回路５４の第１の好ましい実施例は、共振トンネルトランジスタ５６と、アクティブ負荷として働くデプレッションモードのＦＥＴ６２から成る。 図８に示すように、
この実施例では、共振トンネルトランジスタ５６はスイッチングトランジスタ５８およびマルチピーク共振トンネルダイオード６０により表示できる。 共振トンネルトランジスタ５６は、例えばＦＥＴとこのＦＥＴのソースに集積化されたマルチピーク共振トンネルダイオードの組み合わせでよく、後者のトンネルダイオードはソースに接続されたＭ−ＲＴＤまたは多数の単一ピークＲＴＤ
を備えたディスクリートＦＥＴでもよい。 好ましい実施例において、スイッチングトランジスタ５８は−０．３
ボルトのスレッショルド電圧Ｖ１を有するデプレッションモードのＦＥＴである。 図９Ａは、共振トンネルトランジスタのドレイン電流Ｉ５８とＶｉｎとの関係を示す。 図には、ほぼ０．３ボルト、０．６ボルトおよび０．９ボルトで生じる３つの共振ピークが示されている。 図９Ａにおける点線は、アクティブ負荷６２の負荷ラインである。 図示するように、アクティブ負荷６２であるトランジスタの飽和電流は、共振トンネルトランジスタ５６のピーク電流よりも少なく、かつ、谷電流よりも大きくなるように選択されている。 【００３４】Ｖ ｉｎすなわちスイッチングトランジスタ５８を−０．３ボルトから上にスイープする際に、高レベルで開始する出力電圧Ｖ ｏｕｔはＶ ｉｎがスイッチングトランジスタ５８のＶ ｇｓ ， ｏｎ （ゲート・ソース間のオン電圧）＋Ｍ−ＲＴＤ６０の第１ピーク電圧に達すると、低くなる。 ゲート電圧が連続して上昇するにつれ、Ｍ−ＲＴＤ６０はスイッチングトランジスタ５８の電流がＮＤＲ領域を通って遷移し、ゲート電圧がＶ ｇｓ ， ｏｆｆゲート・ソース間のオフ電圧）＋Ｍ−Ｒ
ＴＤ６０の第１谷電圧に達し、再びＶ ｏｕｔが高くなるまで、スイッチングトランジスタ５８の電流を制限する。 Ｖ ｉｎが更に増加すると、このサイクルが繰り返され、図９Ｂに示されるような入出力関係となる。 負荷トランジスタ６２をシャントするダイオードは、スイッチングトランジスタ５８が三極管領域に入らないように、
低いＶ ｏｕｔステートにクランプする。 図９Ａおよび９
Ｂに示すように、アクティブ負荷トランジスタ６２の飽和電流は、Ｖ ｏｕｔが一つの出力電圧から他の出力電圧に切り替わる際の正しい電圧を決定する。 値域４、底２
−二進コンバータ５０の好ましい実施例は、図４に示すように、抵抗器のラダーを使用して組み合わされたこれらマルチレベルのフォールディング回路５４のうちの２
つから形成されている。 図１０に、値域４、底２−二進コンバータの好ましい実施例の伝達関数が示されている。 一般に、図１０に示される伝達関数を得るには、共振トンネルトランジスタ５６は少なくとも２つの共振ピークを示さなければならない。 共振ピークの数および間隔の選択は、ステートと電圧との関係（すなわち数字の値とその値を示す電圧との対応関係）によって影響される。 【００３５】図９Ａに示される３ピーク形Ｍ−ＲＴＤの特姓は、３つのＲＴＤを直列に組み合わせるか、または単一の結合量子移動ヘテロ構造体を用いるかのいずれかにより得られる。 ＲＴＤが直列に組み合わされている際は、チェーン内のオフ抵抗のＲＴＤは、好ましくない内部直列抵抗Ｒｓを持ち込むおそれがある。 この直列抵抗値は、ピーク電流と谷電流との差と、負性抵抗差と、正の直列抵抗値Ｒｓとの差との積に大きさが等しい電圧ヒステリシスを生じる。 累積直列抵抗値がＲＴＤ負性抵抗差を越えると、このヒステリシスの影響が生じる。 従って、直列に組み合わせできるＲＴＤの総数は、一般に特定デバイス構造の累積直列抵抗により制限される。 【００３６】共振トンネルデバイスの電気特性は、一部は構成層の厚み、材質およびドーピングにより決定され、下記の表１に３ピーク特性を示す共振トンネルダイオードの一例が示されている。 この構造体は、エピタキシャル形成された層、すなわち基板上に形成された層１
と層１の上に形成された層２等のスタックである。 【００３７】 【表１】 【００３８】表１に示される構造は、図１１に示される電流−電圧特性を示す。 この図には、２つのカーブがあるが、１つのカーブしか明らかではない。 １つのカーブは、ゼロバイアスで始まる正の電圧ランプに対する特性であり、第２のカーブは０．８ボルトで始まり、０ボルトに低下する。 これらカーブの間の差は、測定装置の３
ｍｖの分解能よりも小さい。 【００３９】ＭＶＬ回路において十分なノイズマージンを確保するには、Ｍ−ＲＴＤは、相対的に等しいピーク電流と谷電流、相対的に等しい間隔のピーク電圧、適当なピークー谷比および低いヒステリシスを有していなければならない。 表２は、いくつかのＭ−ＲＴＤパラメータの好ましい値を示す。 【００４０】 【表２】 【００４１】同様に、ＦＥＴスイッチングトランジスタのパラメータの好ましい値を示すことができる。 図３
は、あるパラメータの好ましい値を示す。 【００４２】 【数３】 【００４３】図１２に加算回路５２の第１の好ましい実施例を示す。 第１の増幅ステージは、−（Ｗ＋Ｃ）を発生し、第２増幅ステージはＳ＝Ｗ＋Ｃとなるようにインバータ（利得＝−１）となっている。 下記の表４は、実施例と図の概略を示すものである。 【００４４】 【表４】 【００４５】以上で、いくつかの好ましい実施例について説明した。 本発明の範囲は特許請求の範囲内でこれまで述べた実施例と異なる実施例を含むと解すべきである。 【００４６】内部および外部の接続は、介在回路等を解したオーミック接続、容量接続、直接または間接的な接続または他の方法による接続でよい。 シリコン、ヒ化ガリウムまたは他の電子材料群によるディスクリート部品または完全集積回路で構成できる。 本発明の種々の実施例は、ハードウェア、ソフトウェアまたはマイクロコード化されたファームウェアを使用することができ、またはこれらで構成できると解すべきである。 【００４７】以上で、図示した実施例を参照して本発明について説明したが、この説明は制限的であると解すべきではない。 図示した実施例の種々の変形例およびそれらの組み合わせのみならず、その他の実施例については、当業者が上記説明を参照すれば明らかとなろう。 従って、特許請求の範囲はこれら変形例または実施例を含むものである。 【００４８】関連出願とのクロスレファレンス。 【００４９】 【表５】 【００５０】以上の説明に関して、更に以下の項を開示する。 （１）値域Ｎの数字をＬ桁の二進ワードに変換するための装置であって、入力端を有する分圧ネットワークと、
各回路の入力端が前記ネットワークに接続され、出力信号が前記Ｌ桁の二進ワードにおける数字であるＬ個のマルチレベルのフォールディング回路とを備え、よって前記値域Ｎの数字が前記分圧器の入力端に印加されると、
前記Ｌ桁の二進ワードは前記値域Ｎの数字の値と同じ数値を示す装置。 【００５１】（２）前記マルチレベルのフォールディング回路は負性相互コンダクタンス差回路と直列な負荷を含む、第１項記載の装置。 （３）前記負荷は電界効果トランジスタを含む第２項記載の装置。 （４）前記負性相互コンダクタンス差回路は、負性抵抗差デバイスと直列なスイッチングデバイスを含む第２項記載の装置。 （５）前記負性抵抗差デバイスは共振トンネルダイオードである第４項記載の装置。 【００５２】（６）前記記載のトンネルダイオードは電流電圧特性において多数のピークを示す、第５項記載の装置。 （７）Ｍを底とする値域Ｎの入力ワードを二進出力ワードに変換するための装置であって、各々が前記二進出力ワードの数字の一つを発生するよう作動できる複数のカスケード接続された分解ステージを含む装置。 （８）Ｍ＝２であり、Ｎ＝４である第７項記載の装置。 （９）前記Ｍを底とし、値域Ｎの入力ワードの数字は負でない、第８項記載の装置。 （１０）前記入力ワードの最小位の数字は二進である第９項記載の装置。 【００５３】（１１）前記値域４、底２のワードは、数字Ｓ（Ｏ）〜Ｓ（Ｌ）を有し、Ｓ（Ｏ）は最小位の数字であり、前記二進ワードは数字Ｂ（Ｏ）〜Ｂ（Ｌ＋１）
を有し、Ｂ（Ｏ）は最小位のビットであり、分解ステージＤ（１）〜Ｄ（Ｌ）を備え、分解ステージＤ（ｎ）はｎ桁の値域４、底２のワード１（ｎ）のための入力、ｎ
−１桁の値域４、底２のワードＯ（ｎ）および二進出力ビットＢ（Ｌ−ｎ＋１）を有し、Ｏ（ｎ）はＤ（ｎ）に印加され、各分解ステージで１（ｎ）＝２０（ｎ）＋Ｂ
（Ｌ−ｎ＋１）であり、１（Ｌ）に値域４、底２のワードＳ（１）〜Ｓ（Ｌ）が印加されると、数字Ｂ（０）〜
Ｂ（Ｌ＋１）（ここでＢ（０）＝Ｓ（０））を有する二進ワードの値は、前記入力ワードの値と同じとなる第１
０項記載の装置。 （１２）ｉ＝２〜Ｌに対する前記分解ステージＤ（ｎ）
は、ｎ個の値域４、底２−二進コンバータと一つ以上の加算回路とを含む、第１１項記載の装置。 （１３）前記値域４、底２−二進コンバータは、分圧器により接続された入力端を有するマルチレベルフォールディング回路を含む、第１２項記載の装置。 （１４）前記マルチレベルのフォールディング回路はマルチ負性相互コンダクタンス差回路を含む、第１３項記載の装置。 （１５）前記マルチ負性相互コンダクタンス差回路は、
負性抵抗差デバイスと直列なスイッチングデバイスを含む、第１４項記載の装置。 （１６）前記負性抵抗差デバイスはマルチピーク形共振トンネルデバイスである、第１５項記載の装置。 （１７）前記マルチピーク形共振トンネルデバイスは、
その電流−電圧特性において、３つのピークを示す、第１６項記載の装置。 【００５４】（１８）マルチ共振トンネルデバイスは、
多値数システムにより示される値を、従来の二進表示に効率的に変換する回路を実現する大きな利点を有するものである。 本発明の一態様によれば、値域４、底２のワードにより示される数字を、同じ値を有する従来の二進ワード（値域２、底２）に変換する。 この変換は、一連の分解ステージ５３により行われ、各分解ステージ５３
は中間の値域４、底２のワードおよび二進数を発生し、
二進数は二進出力ワードの数字のうちの一つとなる。 各ステージにおける分解は一組の値域４、底２−二進コンバータ５０により行われ、各コンバータは中間ワードの一つの数字に演算を行うことが好ましい。 加算回路５２
は、隣接する値域４、底２−二進コンバータ５０の出力を加算し、新しい中間ワードを形成することが好ましい。 分解ステージの出力の最小位の数字は、出力二進ワードのうちの一つの数字となる。 値域４、底２−二進コンバータ５０は、分圧器により接続されたマルチレベルのフォールディング回路５４であることが好ましい。 更に、マルチレベルフォールディング回路は、多数の負性相互コンダクタンス差を示すマルチピーク形トンネルトランジスタ５６（例えばＦＥＴ５８およびマルチピーク形共振トンネルダイオード６０）を含むことが好ましい。 ここに示された新規な回路は、多値論理演算の結果を極めて高速度で、二進表示に変換することを可能とするものであり、更にこの回路は、共振トンネルデバイスを使用しているので、本明細書に記載した新規なコンバータ回路は、ごく少数の部品で製造できる。 【図面の簡単な説明】 【図１】冗長な正の、値域４、底２の数の加算器のブロック図である。 【図２】多値論理プロセッサおよび多値−二進コンバータのブロック図である。 【図３】正の、値域４、底２の数−二進コンバータの好ましい実施例のブロック図である。 【図４】値域４、底２−二進コンバータの好ましい実施例の略図である。 【図５】代表的な共振トンネルダイオードの電流−電圧特性のグラフである。 【図６】印加電圧を増加した場合の代表的な共振トンネルダイオードの導通エネルギーバンドの図である。 【図７】８ピーク形共振トンネルダイオードの電流−電圧特性のグラフである。 【図８】値域４、底２−二進コンバータの一つの出力を構成するマルチレベルフォールディング回路の略図である。 【図９】Ａは図８のマルチレベル形共振トンネルトランジスタの電流−電圧特性と、図８のアクティプ負荷の負荷ラインとの交点を示すグラフである。 Ｂは図８のマルチレベルフォールディング回路の伝達関数のグラフである。 【図１０】値域４、底２−二進コンバータの好ましい実施例の伝達関数のグラフである。 【図１１】実証された３ピーク形狂信トンネルダイオードの電流−電圧特性のグラフである。 【図１２】加算回路の好ましい実施例の略図である。 【符号の説明】 ４０ 加算回路 ４２ 値域７、多値−二進コンバータ ４４ ３入力加算回路 ４６ 多値論理プロセッサ ４８ 多値−二進コンバータ ５０ 値域４、底２−二進コンバータ ５２ 加算回路 ５３ 分解ステージ ５４ マルチレベルフォールディング回路 ５６ マルチピーク形共振トンネルトランジスタ ５８ ＦＥＴ ６０ マルチピーク形共振トンネルダイオード |
