Semiconductor memory

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し、特に通常２進数データおよび冗長２進数データを記憶する半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体技術の進歩は目覚ましく、
多くの回路素子を１つのチップ上に集積化することが可能になってきた。 また、処理速度をさらに高速化するという要求も多く、特に算術演算を高速に処理したいという要求が強くなっている。 そして、算術演算を高速に処理するための方法として、冗長２進数を用いた演算回路の利用が注目を集めている。

【０００３】ここで、各桁が０および１の２数で表わされる一般的な２進数を通常２進数と呼ぶ。 これに対して、各桁が１，０および−１の３数で表わされる２進数を冗長２進数と呼ぶ。 ｎビットの２進数は一般にｘ _n ｘ
_n-1 …ｘ ₁と表現される。 ここでは、符号なし２進表示による２進数を［ｘ _n ｘ _n-1 …ｘ ₁ ］ ₂と表記し、２の補数表示による２進数を［ｘ _n ｘ _n-1 …ｘ ₁ ］ _C2と表記する。 この場合、ｘ _n ，ｘ _n-1 ，…，ｘ ₁の各々は０または１を表わしている。 また、冗長２進数を［ｘ _n ，ｘ
_n-1 ，…ｘ ₁ ］ _SD2と表記する。 この場合、ｘ _n ，ｘ
_n-1 ，…，ｘ ₁の各々は１，０または−１を表わす。

【０００４】通常２進表現では、１０進数の“３”は［０１１］ ₂と表わされる。 一方、冗長２進表現では、
１０進数の“３”は［０，１，１］ _SD2または［１，
０，−１］ _SD2と表わされる。 このように、冗長２進表現では、１つの数を複数の方法で表わすことができる。

【０００５】通常２進数と冗長２進数との間の相互変換については、たとえば、高木，安浦，矢島：“冗長２進加算木を用いたＶＬＳＩ向き高速乗算器”，電子通信学会論文誌´８３／６ Ｖｏｌ． Ｊ６６−Ｄ Ｎｏ． ６，
ｐｐ． ６８３−６９０に説明されている。

【０００６】通常２進表現は、冗長２進表現の１つと一致している。 たとえば、冗長２進表現の［０１１］ ₂は冗長２進表現の［０，１，１］ _SD2に一致している。 したがって、通常２進数を冗長２進数へ変換する際には、
何も処理を行なう必要がない。

【０００７】一方、冗長２進数から通常２進数への変換は、２つの２進数の減算により行なうことができる。 一方の２進数は、冗長２進数の“１”の桁に対応するビットを“１”に設定しかつ残りのビットを“０”に設定することにより得られる。 他方の２進数は、冗長２進数の“−１”の桁に対応するビットを“１”に設定しかつ残りのビットを“０”に設定することにより得られる。 一方の２進数から他方の２進数を減算すると、２の補数表示による通常２進数が得られる。

【０００８】たとえば、冗長２進数［１，０，−１］
_SD2は、次のようにして通常２進数［０１１］ _C2に変換される。

【０００９】［１，０，−１］ _SD2 ＝［１００］ ₂ −
［００１］ ₂ ＝［０１１］ _C2 ２つの通常２進数の減算は、２の補数表示による２進数を用いた加算により行なわれる。 したがって、冗長２進数から通常２進数への変換は主として加算回路を用いて行なわれる。

【００１０】通常２進数を用いた演算では、桁上げ信号の伝搬による遅延が生じるため、データのビット長が長くなるほど演算時間が長くなる。 これに対して、冗長２
進数表現では１つの数を複数の形で表現できるので、桁上げの回数を減少させることが可能となる。 冗長２進数を用いた加算および乗算については、上記の電子通信学会論文誌に説明されている。

【００１１】ここでは、簡単な加算の例を説明する。 たとえば、３＋１＝４という加算を通常２進数を用いて行なうと、図１０に示されるように、最下位ビットから第２ビットへ桁上げが生じ、さらに第２ビットから第３ビットへ桁上げが生じる。 これに対して、図１１に示されるように、１０進数の“３”を冗長２進数の［１，０，
−１］ _SD2で表わし、１０進数の“１”を冗長２進数の［０，０，１］ _SD2で表わす。 このような冗長２進数を用いた加算では、桁上げが生じない。 したがって、冗長２進数を用いると、高速な演算が可能となる。

【００１２】冗長２進数を利用する演算回路では回路素子の数が多くなるが、最近の半導体技術の進歩により回路素子の数が多いことは何ら問題ではなくなっている。
そのため、冗長２進数を利用する高速性能を有する演算回路が半導体集積回路装置内に組み込まれるようになってきた。 たとえば、Yamashitaet al., “A 200MHz16-bi
t BiCMOS Signal Processor” ,1989 ISSCC DIGEST OF
TECHNICAL PAPERS,pp.172-173およびEdamatsu et al.,
“A 33MFLOPS Floating Point Processor using Redund
ant Binary Representation ”,1988 ISSCC DIGEST OF
TECHNICAL PAPERS,pp.152-153 に冗長２進数を利用した演算回路が開示されている。

【００１３】

【発明が解決しようとする課題】上記のように、冗長２
進数を利用した高速な演算回路が開発されている。 しかしながら、多くのデータ処理システムでは、通常２進数データが用いられる。 そのため、冗長２進数を利用する演算回路を他のシステムと接続するためには、冗長２進数と通常２進数との間で相互変換が必要となる。 そのためには、上記のように通常２進数の加算回路が必要となり、変換のために演算時間が増加する。

【００１４】特に、通常のマイクロプロセッサでは、多数のデータに関して算術演算処理および論理演算処理が行なわれる。 算術演算処理は冗長２進数データを用いて行なうことができるが、論理演算処理は冗長２進数データを用いて行なうことはできない。

【００１５】図１２に、一般的なマイクロプロセッサの主として実行部を示す。 マイクロプロセッサ３００は、
レジスタファイル回路（ＲＦ）３１０および演算処理回路（ＡＬＵ）３２０を含む。 このマイクロプロセッサ３
００には主記憶装置２００が接続される。 マイクロプロセッサ３００は１つのＬＳＩにより形成され、主記憶装置２００は別のＬＳＩにより形成される。 主記憶装置２
００には通常２進数データが記憶されている。 演算処理回路３２０は、算術演算処理、論理演算処理等の演算処理を行なう。 レジスタファイル回路３１０は、通常ＲＡ
Ｍ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなり、主記憶装置２００に記憶されるデータのうち演算処理回路３２０の処理に必要なデータを記憶する。

【００１６】ここで、演算処理回路３２０として、冗長２進数を利用する演算および冗長２進数と通常２進数との間の相互変換が可能な演算回路を用いた場合を想定し、その場合における動作を説明する。

【００１７】まず、演算処理回路３２０の演算処理に必要な通常２進数データが主記憶装置２００からレジスタファイル回路３１０に転送され、そこに記憶される。 たとえば、２数を加算する命令を実行するときには、２つの通常２進数データが主記憶装置２００からレジスタファイル回路３１０に転送される。

【００１８】次に、演算処理回路３２０はその２つのデータの加算処理を実行する。 通常２進数データは冗長２
進数データとみなすこともできるので、この場合、演算処理回路３２０は冗長２進数を利用した演算を実行する。 それにより、演算時間が短縮される。 その演算結果は冗長２進数データとなる。

【００１９】通常、レジスタファイル回路３１０は冗長２進数データを記憶することはできない。 そのため、演算処理回路３２０は、冗長２進数データを通常２進数データに変換する。 その変換された通常２進数データがレジスタファイル回路３１０に記憶される。 この場合、演算処理回路３２０は、演算処理に加えて変換処理を行なう必要があるので、結局実行時間は長くなる。

【００２０】また、レジスタファイル回路３１０が冗長２進数データを記憶することができると仮定すると、演算結果は冗長２進数の形でレジスタファイル回路３１０
に記憶される。 次にその演算結果を利用する命令が算術演算の命令であれば、その冗長２進数データを用いてその演算を実行することができる。

【００２１】しかし、次にその演算結果を利用する命令が論理演算の命令であれば、その冗長２進数データを通常２進数データに変換する必要がある。 その場合、演算処理回路３２０が変換処理を行なわなければならず、結局実行時間が増加する。

【００２２】さらに、たとえ論理演算の命令がまったく存在しないとしても、レジスタファイル回路３１０に記憶された冗長２進数データは最終的には主記憶装置２０
０に保存される。 主記憶装置２００は、システム内で他の回路とも接続されるので、データを必ず通常２進数の形で記憶する必要がある。 したがって、レジスタファイル回路３１０に記憶された冗長２進数データは、演算処理回路３２０により通常２進数データに変換された後に、主記憶装置２００に転送される。

【００２３】このように、冗長２進数データを通常２進数データに変換するために余分な時間がかかり、実行速度が遅くなる。 そのため、マイクロプロセッサに冗長２
進数を利用する演算回路を組み込むことは実際には行なわれていない。

【００２４】しかし、算術演算を冗長２進数で実行することによりマイクロプロセッサをさらに高速化したいという要求は非常に多いこの発明の目的は、冗長２進数データから通常２進数データへの変換により生じる実行時間の増加をなくし、高速な演算処理を可能にすることである。

【００２５】

【課題を解決するための手段】第１の発明にかかる半導体記憶装置は、少なくとも１つの記憶手段、書込手段および読出手段を含む。 記憶手段は、冗長２進数データを記憶するメモリセル、メモリセルに記憶された冗長２進数データを通常２進数データに変換する変換手段、およびメモリセルに記憶された冗長２進数データおよび変換手段により変換された通常２進数データのいずれか一方を選択する選択手段を含む。 書込手段は、記憶手段のメモリセルに通常２進数データまたは冗長２進数データを書込む。 読出手段は、記憶手段の選択手段により選択されたデータを読出す。

【００２６】第２の発明にかかる半導体記憶装置は、少なくとも１つの記憶手段、変換手段、書込手段および読出手段を含む。 記憶手段は、通常２進数データを記憶する第１のメモリセルおよび冗長２進数データを記憶する第２のメモリセルを含む。 変換手段は、外部から与えられた冗長２進数データを通常２進数データに変換する。
書込手段は、外部から与えられた冗長２進数データおよび変換手段により変換された通常２進数データを記憶手段の第１および第２のメモリセルにそれぞれ書込む。 読出手段は、記憶手段の第１のメモリセルに記憶された通常２進数データおよび記憶手段の第２のメモリセルに記憶された冗長２進数データを選択的に読出す。

【００２７】

【作用】第１の発明にかかる半導体記憶装置において、
書込手段により記憶手段のメモリセルに冗長２進数データが書込まれると、その冗長２進数データは変換手段により通常２進数データに変換される。 冗長２進数データが必要なときには、メモリセルに記憶された冗長２進数データが選択手段により選択され、その選択された冗長２進数データが読出手段により読出される。 通常２進数データが必要なときには、変換手段により変換された通常２進数データが選択手段により選択され、その選択された通常２進数データが読出手段により読出される。

【００２８】書込手段により記憶手段のメモリセルに通常２進数データが書込まれた場合には、その通常２進数データはそのままの形で冗長２進数データとみなすことができる。 この場合、メモリセルに記憶されたデータと変換手段により変換されたデータとは同じ形になっている。

【００２９】このように、記憶手段に冗長２進数データおよび通常２進数データのいずれが書込まれていても、
必要に応じて、そのデータを冗長２進数データの形で読出すこともできかつ通常２進数データの形で読出すこともできる。

【００３０】第２の発明にかかる半導体記憶装置において、外部から冗長２進数データが与えられると、その冗長２進数データは変換手段により通常２進数データに変換される。 その変換された通常２進数データは書込手段により記憶手段の第１のメモリセルに書込まれ、冗長２
進数データは書込手段により記憶手段の第２のメモリセルに書込まれる。 通常２進数データが必要なときには、
記憶手段の第１のメモリセルに記憶される冗長２進数データが読出手段により読出される。 冗長２進数データが必要なときには、読出手段により記憶手段の第２のメモリセルに記憶される冗長２進数データが読出される。

【００３１】外部から通常２進数データが与えられると、その通常２進数データはそのままの形で冗長２進数データとみなすことができる。 この場合、記憶手段の第１のメモリセルに記憶されるデータと記憶手段の第２のメモリセルに記憶されるデータとは同じ形になっている。

【００３２】このように、外部から冗長２進数データおよび通常２進数データのいずれが与えられても、そのデータは冗長２進数データおよび通常２進数データの両方の形で記憶手段に記憶される。 したがって、必要に応じて、そのデータを冗長２進数データの形で読出すこともでき、かつそのデータを通常２進数データの形で読出すこともできる。

【００３３】

【実施例】以下、この発明の実施例を図面を用いて詳細に説明する。

【００３４】図１は、この発明の一実施例による半導体記憶装置の構成を示すブロック図である。

【００３５】半導体記憶装置１は、複数行および複数列に配列された複数のメモリ回路１０、読出／書込回路２
０およびデコーダ・制御回路３０を含む。 メモリ回路１
０の各列に対応して第１および第２のビット線ＢＬ１，
ＢＬ２が設けられ、メモリ回路１０の各行に対応してワード線ＷＬが設けられる。 第１および第２のビット線Ｂ
Ｌ１，ＢＬ２は読出／書込回路２０に接続される。 各ワード線ＷＬはデコーダ・制御回路３０に接続される。 メモリ回路１０の列の数は記憶されるデータＤのビット数に対応する。 したがって、メモリ回路１０の列の数がｎ
であるときには、メモリ回路１０の各行にｎビットのデータが記憶される。

【００３６】各メモリ回路１０は、対応するワード線Ｗ
Ｌおよび対応する第１および第２のビット線ＢＬ１，Ｂ
Ｌ２に接続されている。 各行の各メモリ回路１０から出力される桁上げ信号ＣＲは上位ビットのメモリ回路１０
に与えられる。

【００３７】読出／書込回路２０には外部から通常２進数データＤまたは冗長２進数データＤが与えられる。 また、読出／書込回路２０から半導体記憶装置１の外部に通常２進数データＤまたは冗長２進数データＤが出力される。 読出／書込回路２０には外部から選択信号ＳＥＬ
および読出／書込信号ＲＷが与えられる。 選択信号ＳＥ
Ｌは、すべてのメモリ回路１０にも与えられる。 デコーダ・制御回路３０には、外部からアドレス信号ＡＤが与えられる。

【００３８】図２に、各メモリ回路１０の構成が示される。 メモリ回路１０は、データビットメモリセル１１、
サインビットメモリセル１２、変換回路１３および選択回路１４を含む。 データビットメモリセル１１およびサインビットメモリセル１２の各々は、１ビットのデータを記憶する。

【００３９】データビットメモリセル１１の入力端子は対応する第１のビット線ＢＬ１に接続されている。 データビットメモリセル１１の制御端子は対応するワード線ＷＬに接続されている。 サインビットメモリセル１２の入力端子は対応する第２のビット線ＢＬ２に接続されている。 サインビットメモリセル１２の制御端子は対応するワード線ＷＬに接続されている。 データビットメモリセル１１の出力端子は変換回路１３の一方の入力端子Ｂ
および選択回路１４の一方の入力端子ａに接続されている。 サインビットメモリセル１２の出力端子は変換回路１３の他方の入力端子Ａおよび対応する第２のビット線ＢＬ２に接続されている。

【００４０】変換回路１３の出力端子Ｓは選択回路１４
の他方の入力端子ｂに接続されている。 選択回路１４の制御端子は対応するワード線ＷＬに接続されている。 選択回路１４の出力端子は対応する第１のビット線ＢＬ１
に接続されている。 選択回路１４のセレクト端子ｓａには選択信号ＳＥＬが与えられる。 変換回路１３は、下位ビットに対応するメモリ回路内の変換回路から桁上げ入力端子ＣＩを介して桁上げ信号ＣＲを受け、上位ビットに対応するメモリ回路内の変換回路に桁上げ出力端子Ｃ
Ｏを介して桁上げ信号ＣＲを与える。

【００４１】冗長２進数データは図３に示されるようにサインビットおよびデータビットからなる。 冗長２進数の“−１”はサインビット“１”とデータビット“１”
で表わされる。 冗長２進数の“１”はサインビット“０”およびデータビット“１”で表わされる。 冗長２
進数の“０”はデータビット“０”で表わされる。 この場合、データビットが“０”であればサインビットの値にかかわらず、そのビットは冗長２進数の“０”であると認識される。

【００４２】通常２進数データの各ビットは第１のビット線ＢＬ１に与えられる。 冗長２進数データの各桁のデータビットは第１のビット線ＢＬ１に与えられ、冗長２
進数データの各桁のサインビットは第２のビット線ＢＬ
２に与えられる。 データビットメモリセル１１は、通常２進数データの各ビットまたは冗長２進数データの各桁のデータビットを記憶する。 サインビットメモリセル１
２は、冗長２進数データの各桁のサインビットを記憶する。 データビットメモリセル１１に通常２進数データの各ビットが与えられたときには、サインビットメモリセル１２には“０”が与えられる。

【００４３】変換回路１３は、主として全加算器を含み、桁上げ信号ＣＲ、データビットおよびサインビットに基づいて、外部からの命令なしに冗長２進数データを通常２進数データに自動的に変換する。 図１に示される１行に相当する複数の変換回路１３が、ｎ桁の冗長２進数データを上述した方法で通常２進数データに変換する。 すなわち、１行に相当するｎ個の変換回路１３は、
与えられた冗長２進数データから２種類の通常２進数データを作成し、それらの通常２進数データを全加算器で加算することにより、与えられた冗長２進数データを通常２進数データに変換する。

【００４４】図４に、変換回路１３の詳細な構成を示す。 変換回路１３は、ＮチャネルＭＯＳトランジスタＴ
１〜Ｔ６およびインバータＧ１〜Ｇ７を含む。 入力端子Ａはサインビットメモリセル１２からサインビットを受け、入力端子Ｂはデータビットメモリセル１１からデータビットを受ける。 桁上げ入力端子ＣＩは下位ビットに対応するメモリ回路内の変換回路から桁上げ信号ＣＲを受ける。 出力端子Ｓから変換結果が出力される。 桁上げ出力端子ＣＯから上位ビットに対応するメモリ回路内の変換回路に与えられるべき桁上げ信号ＣＲが出力される。

【００４５】入力端子Ｂに与えられるデータビットが“１”のときには、トランジスタＴ１がオンする。 入力端子Ａに与えられるサインビットが“１”のときには、
トランジスタＴ３，Ｔ６がオンする。 それにより、出力端子Ｓからは、桁上げ入力端子ＣＩに与えられる桁上げ信号ＣＲの反転信号が出力される。 桁上げ出力端子ＣＯ
からは、入力端子Ｂに与えられるデータビット“１”が出力される。

【００４６】入力端子Ａに与えられるサインビットが“０”のときには、トランジスタＴ４，Ｔ５がオンする。 それにより、出力端子Ｓからは、桁上げ入力端子Ｃ
Ｉに与えられる桁上げ信号ＣＲが出力される。 桁上げ出力端子ＣＯからも、桁上げ入力端子ＣＩに与えられる桁上げ信号ＣＲが出力される。

【００４７】入力端子Ｂに与えられるデータビットが“０”のとき、トランジスタＴ２がオンする。 入力端子Ａに与えられるサインビットが“１”のとき、トランジスタＴ４，Ｔ５がオンする。 それにより、出力端子Ｓからは、桁上げ入力端子ＣＩに与えられる桁上げ信号ＣＲ
が出力される。 桁上げ出力端子ＣＯからも、桁上げ入力端子ＣＩに与えられる桁上げ信号ＣＲが出力される。

【００４８】入力端子Ａに与えられるサインビットが“０”のとき、トランジスタＴ３，Ｔ６がオンする。 それにより、出力端子Ｓからは、桁上げ入力端子ＣＩに与えられる桁上げ信号ＣＲの反転信号が出力される。 桁上げ出力端子ＣＯからは、入力端子Ｂに与えられるデータビット“０”が出力される。

【００４９】図５に、選択回路１４の構成を示す。 選択回路１４は、インバータＧ８，ＡＮＤゲートＧ９，Ｇ１
０およびＯＲゲートＧ１１を含む。 入力端子ａはデータビットメモリセル１１の出力を受け、入力端子ｂは変換回路１３の出力を受ける。 セレクト端子ｓａは選択信号ＳＥＬを受ける。 出力端子ｏはビット線ＢＬ１に接続される。 図５においては、制御端子は省略されている。

【００５０】選択信号ＳＥＬが“１”のとき、入力端子ａに与えられる信号が出力端子ｏから出力される。 選択信号ＳＥＬが“０”のとき、入力端子ｂに与えられる信号が出力端子ｏから出力される。

【００５１】次に、図１および図２を参照しながら、この実施例の半導体記憶装置１の動作を説明する。

【００５２】読出／書込信号ＲＷにより、データの読出動作または書込動作が選択される。 冗長２進数データの書込時には、外部からｎビットの冗長２進数データＤが読出／書込回路２０に入力される。 読出／書込回路２０
はその冗長２進数データの各桁のデータビットを第１のビット線ＢＬ１に与え、冗長２進数データの各桁のサインビットを第２のビット線ＢＬ２に与える。

【００５３】一方、デコーダ・制御回路３０は、外部から与えられるアドレス信号ＡＤに応答して、複数のワード線ＷＬのうち１つを選択する。 それにより、選択されたワード線ＷＬに接続されるｎ個のメモリ回路１０が選択される。 その結果、選択された各メモリ回路１０内のデータビットメモリセル１１およびサインビットメモリセル１２が活性状態になる（図２参照）。 それにより、
対応する第１のビット線ＢＬ１上のデータビットがデータビットメモリセル１１に書込まれるとともに、そのデータビットがデータビットメモリセル１１から出力される。 また、対応する第２のビット線ＢＬ２上のサインビットがサインビットメモリセル１２に書込まれるとともに、そのサインビットがサインビットメモリセル１２から出力される。

【００５４】選択された１行に相当する変換回路１３がデータビットおよびサインビットに基づいて冗長２進数データを通常２進数データに変換する。 各変換回路１３
は変換された通常２進数データの対応するビットを保持するとともにそれを選択回路１４に出力する。

【００５５】上記のようにして、選択された１行のメモリ回路１０内のデータビットメモリセル１１およびサインビットメモリセル１２に冗長２進数データが記憶され、選択された１行のメモリ回路１０内の変換回路１３
に通常２進数データが記憶される。

【００５６】通常２進数データの書込時にも、同様の動作が行なわれる。 この場合、各メモリ回路１０のデータビットメモリセル１１には通常２進数データの１ビットが書込まれ、サインビットメモリセル１２には“０”が書込まれる。 通常２進数データはそのままの形で冗長２
進数データになるので、通常２進数データから冗長２進数データへの変換のために特別な処理や変換時間は必要ない。

【００５７】データの読出時には、読出／書込信号により読出動作が選択される。 デコーダ・制御回路３０は、
外部から与えられるアドレス信号ＡＤに応答して複数のワード線ＷＬのうち１つを選択する。 それにより、選択されたワード線ＷＬに接続されるｎ個のメモリ回路１０
が選択される。 その結果、選択された各メモリ回路１０
内のデータビットメモリセル１１、サインビットメモリセル１２および選択回路１４が活性状態になる。 外部から与えられる選択信号ＳＥＬにより通常２進数データまたは冗長２進数データが選択される。

【００５８】通常２進数データの読出時には、選択回路１４が変換回路１３の出力を対応する第１のビット線Ｂ
Ｌ１に与える。 その結果、複数の第１のビット線ＢＬ１
上に通常２進数データが読出される。 読出／書込回路２
０は、複数の第１のビット線ＢＬ１上の通常２進数データを半導体記憶装置１の外部に出力する。

【００５９】冗長２進数データの読出時には、選択回路１４がデータビットメモリセル１１の出力を対応する第１のビット線ＢＬ１に与える。 また、サインビットメモリセル１２の出力が対応する第２のビット線ＢＬ２に与えられる。 その結果、複数の第１および第２のビット線ＢＬ１，ＢＬ２上に冗長２進数データが読出される。 読出／書込回路２０は、複数の第１および第２のビット線ＢＬ１，ＢＬ２上の冗長２進数データを半導体記憶装置１の外部に出力する。

【００６０】このように、上記実施例の半導体記憶装置においては、外部から通常２進数データおよび冗長２進数データのいずれが与えられても、そのデータは通常２
進数データおよび冗長２進数データの形で記憶される。
したがって、必要に応じて、記憶されたデータを通常２
進数データの形で読出すこともできかつ冗長２進数データの形で読出すこともできる。

【００６１】図６は、上記実施例の半導体記憶装置を用いたマイクロプロセッサの構成を示すブロック図である。 マイクロプロセッサ１００は第１の演算処理回路１
１０、第２の演算処理回路１２０、レジスタファイル回路１３０、コントローラ１４０および入出力インターフェース回路１５０を含む。 第１の演算処理回路１１０、
第２の演算処理回路１２０、レジスタファイル回路１３
０および入出力インターフェース１５０は第１のデータバスＤＢ１に接続されている。 第２の演算処理回路１２
０およびレジスタファイル回路１３０は第２のデータバスＤＢ２にも接続されている。 第１のデータバスＤＢ１
は通常２進数データのためのデータバスであり、第２のデータバスＤＢ２は冗長２進数データのためのデータバスである。 入出力インターフェース回路１５０には主記憶装置２００が接続されている。

【００６２】第１の演算処理回路１１０は通常２進数データを用いて論理演算を実行する。 第２の演算処理回路１２０は冗長２進数データを用いて算術演算を実行する。 レジスタファイル回路１３０として、上記実施例の半導体記憶装置１が用いられる。 コントローラ１４０
は、このマイクロプロセッサ１００の各回路の動作を制御する。 入出力インターフェース回路１５０は、このマイクロプロセッサ１００の内部の各回路と外部装置との間のインターフェース制御を行なう。

【００６３】次に、図６のマイクロプロセッサ１００の動作を説明する。 コントローラ１４０の指示により主記憶装置２００に記憶される通常２進数データのうち必要な通常２進数データが入出力インターフェース回路１５
０に取込まれる。 その通常２進数データは、コントローラ１４０の制御により第１のデータバスＤＢ１を介してレジスタファイル回路１３０に転送される。 レジスタファイル回路１３０には、データが通常２進数データの形および冗長２進数データの形で記憶される。

【００６４】論理演算の実行時には、必要とする通常２
進数データがレジスタファイル回路１３０から第１のデータバスＤＢ１を介して第１の演算処理回路１１０に転送される。 第１の演算処理回路１１０から演算結果として出力された通常２進数データは第１のデータバスＤＢ
１を介してレジスタファイル回路１３０に転送される。

【００６５】算術演算の実行時には、必要とする冗長２
進数データがレジスタファイル回路１３０から第２のデータバスＤＢ２を介して第２の演算処理回路１２０に転送される。 第２の演算処理回路１２０から演算結果として出力された冗長２進数データは、第２のデータバスＤ
Ｂ２を介してレジスタファイル回路１３０に転送される。 レジスタファイル回路１３０は、その冗長２進数データを通常２進数データに変換し、それらの冗長２進数データおよび通常２進数データを記憶する。

【００６６】レジスタファイル回路１３０に記憶された通常２進数データは、必要に応じて、第１のデータバスＤＢ１および入出力インターフェース回路１５０を介して外部の主記憶装置２００に転送される。 上記の転送制御は、コントローラ１４０が行なう。

【００６７】通常２進数データは冗長２進数データとみなすこともできるので、第２の演算処理回路１２０は、
主記憶装置２００から入出力インターフェース回路１５
０および第１のデータバスＤＢ１を介して直接通常２進数データを受けとり、その通常２進数データを用いて算術演算を実行することもできる。

【００６８】図６のマイクロプロセッサ１００においては、第１および第２の演算処理回路１１０，１２０が通常２進数データと冗長２進数データとの間の相互変換を行なうことなく、第２の演算処理回路１２０が冗長２進数データを用いた算術演算を実行することができるので、実行速度の高速化が図られる。

【００６９】図７は、この発明の他の実施例による半導体記憶装置の構成を示すブロック図である。

【００７０】図７の半導体記憶装置１ａは複数行および複数列に配列された複数のメモリ回路１０ａ、読出／書込・変換回路２０ａおよびデコーダ・制御回路３０を含む。 メモリ回路１０ａの各列に対応して第１、第２および第３のビット線ＢＬ１，ＢＬ２，ＢＬ３が設けられている。 メモリ回路１０ａの各行に対応してワード線ＷＬ
が設けられている。

【００７１】各列の第１、第２および第３のビット線Ｂ
Ｌ１，ＢＬ２，ＢＬ３は読出／書込・変換回路２０ａに接続されている。 各列のワード線ＷＬはデコーダ・制御回路３０に接続されている。 読出／書込・変換回路２０
ａには外部から選択信号ＳＥＬ１および読出／書込信号ＲＷが与えられる。 デコーダ・制御回路３０には外部からアドレス信号ＡＤが与えられる。

【００７２】図８に、各メモリ回路１０ａの構成を示す。 メモリ回路１０ａは、第１のメモリセル２１、第２
のメモリセル２２および第３のメモリセル２３を含む。
第１のメモリセル２１は対応する第１のビット線ＢＬ１
に接続され、第２のメモリセル２２は対応する第２のビット線ＢＬ２に接続され、第３のメモリセル２３は対応する第３のビット線ＢＬ３に接続されている。 また、第１のメモリセル２１、第２のメモリセル２２および第３
のメモリセル２３の制御端子は対応するワード線ＷＬに接続されている。 第１、第２および第３のメモリセル２
１，２２，２３の各々は、１ビットのデータを記憶する。

【００７３】第１のビット線ＢＬ１には通常２進数データの各ビットが与えられる。 第２のビット線ＢＬ２には冗長２進数データの各桁のサインビットが与えられる。
第３のビット線ＢＬ３には冗長２進数データの各桁のデータビットが与えられる。 第１のメモリセル２１は通常２進数データの１ビットを記憶し、第２のメモリセル２
２は冗長２進数データの１つの桁のサインビットを記憶し、第３のメモリセル２３は冗長２進数データの１つの桁のデータビットを記憶する。

【００７４】図９に、読出／書込・変換回路２０ａの構成を示す。 図９には、１ビットに相当する回路部分２０
０のみが示される。 実際には、読出／書込・変換回路２
０ａは、複数ビットに対応して、図９に示される構成を有する複数の回路部分２００を含む。

【００７５】回路部分２００は、変換回路１３、選択回路１４ａ，１４ｂ、ＮチャネルＭＯＳトランジスタＴ
７，Ｔ８およびインバータＧ１２を含む。 入出力端子Ｄ
Ｂはデータビットを受け、入出力端子ＳＢはサインビットを受ける。 入力端子ＲＷＩは読出／書込信号ＲＷを受ける。 桁上げ入力端子ＣＩは下位ビットに相当する回路部分から桁上げ信号ＣＲを受ける。 桁上げ出力端子ＣＯ
から出力される桁上げ信号ＣＲは、上位ビットに相当する回路部分に与えられる。

【００７６】選択回路１４ａのセレクト端子ｓａは、書込のための選択信号ＳＥＬ１を受ける。 選択回路１４ｂ
のセレクト端子ｓａは、読出のための選択信号ＳＥＬ２
を受ける。 選択回路１４ａの出力端子ｓｏおよび選択回路１４ｂの入力端子ｂは、ビット線ＢＬ１に接続される。 変換回路１３の入力端子Ａは、ビット線ＢＬ２に接続される。 変換回路１３の入力端子Ｂは、ビット線ＢＬ
３に接続される。

【００７７】読出／書込信号ＲＷが“１”のときには、
読出動作が行なわれる。 このとき、トランジスタＴ７がオフし、トランジスタＴ８がオンする。 選択回路１４ｂ
は、選択信号ＳＥＬ２に応答して、ビット線ＢＬ１に読出された通常２進数データのビットおよびビット線ＢＬ
３に読出された冗長２進数データのデータビットのうち一方を選択し、それを入出力端子ＤＢに与える。 入出力端子ＳＢには、ビット線ＢＬ２に読出されたサインビットが与えられる。

【００７８】読出／書込信号ＲＷが“０”のときには、
書込動作が行なわれる。 このとき、トランジスタＴ７がオンし、トランジスタＴ８がオフする。 それにより、入出力端子ＤＢに与えられた通常２進数データのビットまたは冗長２進数データのデータビットが、ビット線ＢＬ
３、変換回路１３の入力端子Ｂおよび選択回路１４ａの入力端子ａに与えられる。 入出力端子ＳＢに与えられる冗長２進数データのサインビットは、ビット線ＢＬ２および変換回路１３の入力端子Ａに与えられる。

【００７９】選択回路１４ａは、選択信号ＳＥＬ１に応答して、入力端子ａに与えられる通常２進数データのビットまたは冗長２進数データのデータビットおよび入力端子ｂに与えられる変換回路１３の出力信号のうち一方を選択し、それをビット線ＢＬ１に与える。

【００８０】次に、図７および図８を参照しながらこの実施例の半導体記憶装置１ａの動作を説明する。

【００８１】冗長２進数データの書込時には、読出／書込信号ＲＷおよび選択信号ＳＥＬ１により冗長２進数データの書込動作が選択される。 それにより、読出／書込・変換回路２０ａは、外部から与えられる冗長２進数データＤを通常２進数データに変換する。 さらに、読出／
書込・変換回路２０ａは、変換された通常２進数データの各ビットを各第１のビット線ＢＬ１に与え、外部から与えられた冗長２進数データの各桁のサインビットを各第２のビット線ＢＬ２に与え、外部から与えられた冗長２進数データの各桁のデータビットを各第３のビット線ＢＬ３に与える。

【００８２】一方、デコーダ・制御回路３０は、外部から与えられるアドレス信号ＡＤに応答して複数のワード線ＷＬのうち１つを選択する。 それにより、選択されたワード線ＷＬに接続される各メモリセル１０ａ内の第１、第２および第３のメモリセル２１，２２，２３が活性状態なる。 その結果、複数の第１のビット線ＢＬ１上の通常２進数データが１行のメモリ回路１０ａ内の第１
のメモリセル２１に書込まれる。 また、複数の第２のビット線ＢＬ２上の冗長２進数データのサインビットが１
行のメモリ回路１０ａ内の第２のメモリセル２２に書込まれ、複数の第３のビット線ＢＬ３上の冗長２進数データのデータビットが１行のメモリ回路１０ａ内の第３のメモリセル２３に書込まれる。

【００８３】通常２進数データの書込時には、外部から与えられる読出／書込信号ＲＷおよび選択信号ＳＥＬ１
により通常２進数データの書込動作が選択される。 この場合、読出／書込・変換回路２０ａは、外部から与えられた通常２進数データの各ビットを各第１のビット線Ｂ
Ｌ１および各第３のビット線ＢＬ３に与えるとともに、
“０”を各第２のビット線ＢＬ２に与える。

【００８４】一方、デコーダ・制御回路３０は、外部から与えられるアドレス信号ＡＤに応答して複数のワード線ＷＬのうち１つを選択する。 それにより、選択されたワード線ＷＬに接続された各メモリセル１０ａ内の第１、第２および第３のメモリセル２１，２２，２３が活性状態になる。 その結果、複数の第１および第３のビット線ＢＬ１，ＢＬ３上の通常２進数データが１行のメモリ回路１０ａ内の第１のメモリセル２１および第３のメモリセル２３に書込まれ、第２のメモリセル２２に“０”が書込まれる。

【００８５】冗長２進数データの読出時には、読出／書込信号ＲＷおよび選択信号ＳＥＬ１により冗長２進数データの読出動作が選択される。 この場合にも、デコーダ・制御回路３０により１つのワード線ＷＬが選択され、
その選択されたワード線ＷＬに接続された各メモリ回路１０ａ内の第１、第２および第３のメモリセル２１，２
２，２３が活性状態になる。 その結果、各第１のメモリセル２１に記憶された通常２進数データの各ビットが対応する第１のビット線ＢＬ１に読出される。 また、各第２のメモリセル２２に記憶された冗長２進数データの各桁のサインビットが対応する第２のビット線ＢＬ２に読出され、各第３のメモリセル２３に記憶された冗長２進数データの各桁のデータビットが対応する第３のビット線ＢＬ３に読出される。 この場合、読出／書込・変換回路２０ａは、複数の第２および第３のビット線ＢＬ２，
ＢＬ３上の冗長２進数データを外部に出力する。

【００８６】通常２進数データの読出時には、読出／書込信号ＲＷおよび選択信号ＳＥＬ１により通常２進数データの読出動作が選択される。 この場合も、上記と同様にして、各第１のビット線ＢＬ１に通常２進数データの各ビットが読出され、各第２のビット線ＢＬ２に冗長２
進数データの各桁のサインビットが読出され、各第３のビット線ＢＬ３に冗長２進数データの各桁のデータビットが読出される。 この場合、読出／書込・変換回路２０
ａは、複数の第１のビット線ＢＬ１上の通常２進数データを外部に出力する。

【００８７】この実施例では、各メモリ回路１０ａが変換回路を含まず、半導体記憶装置１ａ内に１つの変換回路のみが設けられているので、回路規模が小さくなる。

【００８８】この実施例においても、通常２進数データおよび冗長２進数データのいずれが書込まれても、そのデータが通常２進数データおよび冗長２進数データの両方の形で記憶される。 したがって、この実施例の半導体記憶装置１ａを図６に示されるマイクロプロセッサ１０
０のレジスタファイル回路１３０として用いると、高速な演算処理が可能となる。

【００８９】

【発明の効果】以上のように第１および第２の発明によれば、データの書込時に、そのデータが通常２進数および冗長２進数の両方の形で記憶されるので、データの読出時に、必要な形のデータをただちに読出すことができる。 したがって、このデータを利用する他の回路において通常２進数データと冗長２進数データとの間の相互変換の処理を行なう必要がない。 その結果、第１および第２の発明に係る半導体記憶装置を用いれば高速処理が可能な半導体集積回路装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置の構成を示すブロック図である。

【図２】同実施例の半導体記憶装置に含まれるメモリ回路の構成を示すブロック図である。

【図３】冗長２進数データの表現方法の一例を示す図である。

【図４】変換回路の構成を示す回路図である。

【図５】選択回路の構成を示す回路図である。

【図６】同実施例の半導体記憶装置を利用したマイクロプロセッサの構成を示すブロック図である。

【図７】この発明の他の実施例による半導体記憶装置の構成を示すブロック図である。

【図８】図７の実施例の半導体記憶装置に含まれるメモリ回路の構成を示すブロック図である。

【図９】読出／書込・変換回路の構成を示す図である。

【図１０】通常２進数を用いた加算の一例を示す図である。

【図１１】冗長２進数を用いた加算の一例を示す図である。

【図１２】従来のマイクロプロセッサの実行部の構成を示すブロック図である。

【符号の説明】

１…半導体記憶装置 １０…メモリ回路 １１…データビットメモリセル １２…サインビットメモリセル １３…変換回路 １４…選択回路 ２０…読出／書込回路 ３０…デコーダ・制御回路 ＢＬ１…第１のビット線 ＢＬ２…第２のビット線 ＷＬ…ワード線 なお、各図中同一符号は同一または相当部分を示す。