用于编码低电压摆动信号的方法和设备

本发明涉及一种低电压摆动技术，并且更具体地，涉及一种应用 低电压摆动技术来降低集成电路上互连总线中功耗的方法和设备。

因为工艺几何结构不断收缩，与之关联的互连和驱动器以及接收 器成为集成电路上主要的能量消耗者。因为更复杂的电路被集成在 单个芯片上，使得全局总线、时钟线和定时电路运行在该芯片上， 所以互连所消耗的能量部分一直在增加。例如，在基于常规门阵列 的设计上耗散的能量部分被发现占到40％，对于基于单元程序库的 设计占到50％，而对于传统FPGA器件占到了90％。

已经在广泛地研究降低由互连所消耗的能量的方法。降低线路上 的信号的电压摆动是用于成二次方降低功率和成线性降低功率延迟 积的最有效的技术之一。例如，美国专利第6,570,415号描述了一种 降低电压摆动数字差动驱动器。预驱动器驱动差动比较器的输入端 到一个特定电平。在常规预驱动器中，因为发送到差动比较器的信 号是数字的，所以在其输出的电压从接地摆动到全部的供电电压电 平。结果，摆动速度较慢并且功耗较高。美国专利第6,570,415号试 图通过提供一种方案来克服这些问题，在所述方案中，将预驱动器 设置为在差动比较器的输入端达到了一个预定的阈值电压时，禁止 放电路径。因此，在下一个循环，输入门将只需要开始从所述阈值 电压开始充电，而不是从接地开始充电，由此降低了电压摆动。结 果，降低目前对预驱动器电源的消耗并且提高切换速度。

然而，常规底摆动技术受到低噪声抗扰性和降低的信噪比的影 响。

我们在这里设计了一种改进的方案。

根据本发明，提供一种用于在一个互连上发送n比特数字信号的 设备，其中n是所述总线的宽度，该设备包括用于将所述数字信号转 换成其低摆动等效信号的装置，所述设备的特征在于这样的装置， 该装置用于在发送所述信号之前编码所述信号，以便减少待发送的 当前信号相对于先前所发送信号的比特而发生变化的比特数量。

根据本发明，还提供一种用于在一个互连上发送n比特数字信号 的方法，其中n是所述总线的宽度，该方法包括将所述数字信号转换 成其低摆动等效信号的步骤，并且其特征在于以下步骤，即在发送 所述信号之前编码所述信号，以便减少待发送的当前信号的相对于 先前所发送信号的比特而发生变化的比特数量。

在本发明的一个优选实施例中，用于编码的装置优选地包括这样 的装置，所述装置用于将待发送的当前信号的值与先前所发送的信 号的值进行比较、确定所述当前信号与先前信号的对应比特成相反 值的比特数量是否超过某个预定的阈值、以及如果超过所述预定阈 值则编码所述当前信号。

在本发明的一个实施例中，如果互连的宽度N是奇数，那么所述 阈值可以是(N+1)/2，而如果N是偶数，那么所述阈值可以是N/2。

一种可应用的编码类型是总线反转编码，通过该编码，如果“倒 转”的比特数量超过预定阈值，那么在发送在互连上待发送的当前 信号的所有比特之前将其反转，并且还发送“反转”信号以便向接 收机指明已经反转了信号。但是，应当理解的是，许多已知的编码 技术在本领域中已知用于降低在两个连续信号之间比特“倒转”的 数量。类似地，存在许多已知技术来用于将一个信号转换成其低摆 动等效信号，而在这方面本发明不是受限的。所选择的编码技术可 以是为了低能量和/或降低串扰噪声、和/或提高健壮性、和/或提高 信噪比、和/或提高速度等等。

本发明提供在互连总线中的超低的功耗、相对常规方案显著提高 的信噪比和改善的能量延迟积。

通过参考以下描述的实施例来说明，本发明的这些和其它方面将 变得更清楚。

将仅通过举例的方式并参考附图来描述一个为了低能量目的的 本发明的实施例。

图1是一个示意电路图，其说明根据本发明的一个示例实施例的8 比特的编码的低摆动发送器；和

图2是一个示意电路图，其说明根据本发明的一个示例实施例的 编码的低摆动接收器。

首先，将给出本发明方法的示例实施例的简短概述，其中已经提 到的编码的目的是低能量。在这个编码的低摆动方案的示例实施例 中，将待在总线上发送的当前值与总线的先前状态相比较。当比特 倒转的数量大于N/2时，其中N是总线的宽度，作出发送反转的信号 值的决定。另外，“反转”信号还被发送到接收器，以指明总线值 是否被反转。这些编码的值接着被转换成其低摆动等效值，并发送 这些编码的值。以这种方式，能够确保在互连上所消耗能量为最小。 该策略不仅降低了在互连上转变的概率而且还仅仅发送低摆动值， 以便实现与常规技术相比极大程度的能量减少。然而，只有当使用 有效的驱动器和接收电路时，才能优化这种能量节省，所述驱动器 和接收电路消耗的能量不多于在互连上节省的能量。为此，将在后 面描述一个有效电路实施方式。

然而，首先估计在利用所提出的技术的情况下的可能的能量节 省。可利用概率分析来为N比特宽的总线估计转变的平均数量。总线 的动态切换能量由等式1给出。

$E_{\mathrm{dyn}}=C_{\mathrm{Average}}{V}_{\mathrm{ref}}^{2}T...\left(1\right)$

在等式1中，T是在线路上转变的总数。不经过编码，在平均情况 下针对N比特宽总线的转变TNE是

$T_{\mathrm{NE}}=\underset{M=1}{\overset{N}{\Sigma }}P\left(M\right)M...\left(2\right)$

其中TNE表示在没有编码的情况下转变数量。P(M)表示M比特在N 比特宽总线中倒转的概率，并且由以下等式给出

$P\left(M\right)=\frac{1}{2^N}C\left(\stackrel{N}{M}\right)=\frac{1}{2^N}\frac{N!}{(N-M)!M!}...\left(3\right)$

通过使用总线反转编码方法，我们计算在平均情况下针对N比特 宽总线的转变。本领域技术人员可以通过恰当地计算P(M)并且使用 适当的阈值来针对其他编码技术扩展这种分析，所述其他编码技术 可以针对其他的性能要求(降低噪声的编码、增加健壮性的编码、 其他的低能量编码、高速编码等等)。

在一个优选实施例中，在N是奇数时的情况与N是偶数时的情况之 间是有区别的。这将在下面示出。

1.情况a：当N是奇数时。利用总线反转编码，转变的数量由等 式4给出。TE表示在存在编码时总线上转变的数量。这里，当比特倒 转的数目超过 时，作出发送反转的信号值的决定。计数因反 转信号而引起的额外转变，总线上转变的数量在 个数据倒转时 为

$N-\frac{N+1}{2}+1=\frac{N+1}{2}.$

$T_E=\frac{1}{2^N}[1C\left(\frac{N}{1}\right)+2C\left(\frac{N}{2}\right)+···+$

$\left(\frac{N+1}{2}\right)C\left(\frac{\stackrel{N}{N+1}}{2}\right)+(\frac{N+1}{2}=1)C(\frac{\stackrel{N}{N+1}}{2}+1)$

$+(\frac{N+1}{2}-2)C(\frac{\stackrel{N}{N+1}}{2}+2)+···+1C\frac{N}{N}]...\left(4\right)$

2)情况b：当N是偶数时。这里，当倒转数量正好是N/2时，没有 进行编码的好处。作出这样一个决定，即如果总线上的值不引起“反 转”信号本身的转变，则反转总线上的值。这意味着，在N是偶数时， 在这个示例实施例中，需要用于存储“反转”信号状态的额外状态 触发器，这不同于N是奇数时的情况。

$T_E=\frac{1}{2^N}[1C\left(\stackrel{N}{1}\right)+2C\left(\stackrel{N}{2}\right)+···+$

$(\frac{N}{2}+1)C\left(\frac{\stackrel{N}{N}}{2}\right)+\frac{N}{2}C\left(\frac{\stackrel{N}{N}}{2+1}\right)+$

$(\frac{N}{2}-1)C(\frac{\stackrel{N}{N}}{2}+2)+···+1C\left(\stackrel{N}{N}\right)]...\left(5\right)$

如图1所述，说明了一种针对8比特宽总线的驱动器的有效示例实 施方式，该驱动器利用了一个模拟多数表决电路。在图2中示出了接 收器电路。将总线的当前状态(D0T，D1T，...，D7T，INV)与待发送的 新值相比较。如果多数比特已经倒转，那么模拟多数表决电路将INVB 信号(如图1所示)设置为很高。利用模拟多数表决电路的优点在于 用非常小的额外区域开销就可很容易伸缩到更大的总线宽度。接着 利用常规的仅有NMOS的推挽式驱动器来将编码信号值转换成低摆动 信号。所述驱动器和接收器电路消耗非常小的功率。在驱动器中， 通过对在锁存器中的PMOS晶体管和对起电流源作用的NMOS晶体管 (在底部)将时钟利用为门信号，来在模拟多数表决电路中确保在 时钟转变期间之外决不存在从电源到接地的通路。在接收器中，因 为使用级联电路和差动电路，因此降低了短路电流。接收器由低摆 动复位器和解码器组成，如图1所示。解码器完全由XOR门组成，该 解码器利用“反转”信号来根据“反转”信号是1还是0来反转或不反 转所接收的值。

因此，上述方法和设备提供了一种新颖的编码低摆动技术及该技 术的一种有效电路的实施方式。已经发现了，这样在互连上的电容 负载开始增加超过200fF时达到了现有方案中最好的能量延迟积。对 所执行的仿真结果的分析示出，所提出的技术的平均能量延迟积相 对于仅使用低摆动的技术来说高出45.7％，相对于仅使用对数据流 平均地进行编码的技术来说高出75.8％。这个增益可根据所使用的 数据流而变化。在存在串扰噪声的情况下，示出所提出的技术即使 对于小的电容负载(CL≤200fF)也具有最好的能量延迟积。所提出 的技术的信噪比相对于现有低摆动技术来说高出8.8％。本发明的方 法和设备可应用于一般IC(SOC-片上系统)、ASIC和FPGA以降低功 率。已经发现对于以下情况尤其有用，即所处理的总线具有与之关 联的大电容并且耗散功率。它还可以被应用来降低所耗散的输入/输 出功率，因为芯片I/O焊盘中器件的尺寸较大，这是因为它们必须驱 动因线路、I/O引脚和连接电路所造成的较大外部电容。

出现在平台式FPGA中或嵌入式FPGA的FPGA互连可潜在地在很大 程度上受益于所提出的技术，因为基于可编程开关的互连上的电容 负载很高。甚至其他可编程互连也能使用该技术来达到不同的性能 目标(低能量、增加的健壮性等)。

应当理解，上述实施例是说明而不是限制本发明，并且本领域的 技术人员能够设计许多替代实施例而不偏离由所附权利要求限定的 本发明的范围。在权利要求中，括号中的引用标记不应当理解为限 制权利要求。词语“包括”和“包含”等不排除除了在权利要求或整 个说明书中列出的其他元件或步骤的存在。元件的单个引用不排除 这种元件的多个引用，反之亦然。本发明可借助包括若干不同元件 的已经实现，以及借助适当编程的计算机实现。在枚举若干装置的 装置权利要求中，这些装置中的某几个可通过一个和相同项的硬件 实现。在彼此不同的从属权利要求中叙述某些措施，这一事实不是 指这些措施的组合不能被有益地利用。