레벨 시프터, 디지털 아날로그 변환기, 버퍼 증폭기 및 이를 포함하는 소스 드라이버와 전자 장치

레벨 시프터, 디지털 아날로그 변환기, 버퍼 증폭기 및 이를 포함하는 소스 드라이버와 전자 장치{Level Shifter, Digital Analog Converter, Buffer Amplifier and Source Driver and Electronic Device Including the Same}

본 발명은 레벨 시프터, 디지털 아날로그 변환기, 버퍼 증폭기 및 이를 포함하는 소스 드라이버와 전자 장치에 관한 것이다.

요즈음 휴대전화, 컴퓨터, 디스플레이장치 등 대부분의 전자 장치는 실리콘 기반의 CMOS 회로로 구현된다. CMOS(Complementary Metal Oxide Semiconductor) 회로는 임계 전압 이하의 전압이 게이트(gate)에 제공되면 턴 온되는 PMOS(P type MOS) 소자와, 임계 전압 이상의 전압이 게이트(gate)에 제공되면 턴 온되는 NMOS(N type MOS) 소자를 포함하며, PMOS 소자와 NMOS 소자로 구성된 회로가 서로 상보적으로 동작한다.

CMOS 회로에서 NMOS 소자와 PMOS 소자는 공급 전위와 접지 전위가 제공되어 이들 사이를 스윙(swing)하는 신호를 출력하며, CMOS 회로가 목적하는 기능을 수행하기 위하여는 적어도 공급 전위와 접지 전위의 전위차가 인가되어도 파괴되지 않아야 한다. 일 예로, 전위차 10V에서 파괴되지 않고 동작하는 NMOS 소자와 PMOS 소자는 전위차 1.2V에서 동작하는 NMOS 소자와 PMOS 소자들에 비하여 채널 길이(channel length)와 채널 폭(channel width)가 크며, 그에 따라 소자의 면적이 크다. 즉, 소자에 제공되는 공급 전위와 접지 전위 사이의 차이가 크면 클수록 이들 전위가 제공되는 소자의 크기는 증가한다.

그러나, 출력 신호가 공급 전위에서 접지 전위까지 스윙 할 필요 없는 경우가 있을 수 있다. 일 예로, 공급 전위와 0이 아닌 하한 전위 사이를 스윙하는 신호가 필요할 수 있다. 종래 기술에 의한 CMOS 회로에 있어서 회로 설계의 편의를 위하여 이러한 경우에도 회로에 공급 전위와 접지 전위를 제공하여 목적하는 전압 내에서 스윙하는 신호를 형성하였다. 따라서, 회로를 구성하는 각각의 소자에 제공되는 전위차가 커지므로 회로를 형성하는데 필요한 다이 사이즈가 증가하며, 결국 회로를 형성하는 비용이 증가하여 비경제적이다.

소스 드라이버 회로는 저전압에서 동작하는 디지털 신호를 아날로그 신호로 변환하는 데 사용되는 레벨 시프터, 디지털 아날로그 변환기 및 버퍼가 디지털 신호에 비하여 높은 전압 영역에서 동작한다. 소스 드라이버 회로는 높은 전압에서 파괴되지 않고 신뢰성 있는 동작을 위하여 큰 사이즈를 가지는 소자로 형성되어 왔으나, 소스 드라이버는 수천 개의 채널을 포함하므로 넓은 다이 면적이 필요하다.

본 실시예는 상술한 종래 기술에 의한 문제점을 해결하기 위한 것으로, 상한 전압과 0이 아닌 하한 전압 사이에서 스윙하는 신호를 형성하는 CMOS 회로에서 회로를 형성하는데 필요한 다이 사이즈를 감소시킬 수 있는 회로를 제공하는 것이 본 실시예의 주된 목표 중 하나이다.

본 실시예에 의한 레벨 시프터는: 입력 신호를 제공받아 중간 전압과 기준 전압 사이에서 스윙(swing)하는 신호를 출력하는 제1 레벨 시프터 모듈과, 입력 신호에 상응하여 상한 전압과 하한 전압 사이에서 스윙하는 신호를 출력하는 제2 레벨 시프터 모듈을 포함하며, 제2 레벨 시프터 모듈은 NMOS(N type MOS) 트랜지스터를 포함하되, NMOS 트랜지스터의 바디(body) 전극은 하한 전압이 제공된다.

본 실시예에 의한 디지털 아날로그 변환기는: 복수의 저항들이 연결된 레지스터 스트링(resistor string)과, 상한 전압과 하한 전압이 레지스터 스트링의 일단과 타단에 제공되어 형성되는 복수의 계조 전압(gradation voltages)들이 각각 드레인(drain) 전극에 제공되고, 게이트(gate) 전극에 제공되는 제어 신호에 제어되어 계조 전압을 소스(source) 전극으로 출력하는 하나 이상의 NMOS 트랜지스터들과, 복수의 NMOS 트랜지스터들은 P 웰(P well)에 배치되고, 복수의 NMOS 트랜지스터들의 바디(body) 전극과 P 웰은 전기적으로 연결되어 웰 바이어스 전압이 제공된다.

본 실시예에 의한 버퍼 증폭기는: 상한 전압과 0보다 큰 하한 전압 사이에서 동작하며, 출력이 입력으로 네거티브 피드백 되는 연산 증폭기를 포함하며, 연산 증폭기는: 폴디드 캐스코드 쌍(folded cascade pair)과 폴디드 캐스코드 쌍의 출력 신호들의 레벨을 변환하는 레벨 변환회로를 포함하는 제1 스테이지와, 제1 스테이지의 출력 신호를 증폭하는 클래스 AB 증폭기(class AB amplifier)를 포함하는 제2 스테이지를 포함하며, 제1 스테이지와 제2 스테이지는 캐스케이드되어 연결되며, 연산 증폭기는 복수의 NMOS(N type MOS) 트랜지스터들을 포함하되, 복수의 NMOS 트랜지스터들의 바디(body) 전극은 하한 전압이 제공된다.

본 실시예에 의한 소스 드라이버는: 디지털 비트들을 제공받아 레벨이 시프트된 출력 신호를 제공하는 레벨 시프터(level shifter)와, 상한 전압과 하한 전압이 각각 일단과 타단에 제공되어 형성되는 복수의 계조 전압들(gradation voltages)을 제공하는 레지스터 스트링(resistor string)과, 출력 신호로 제어되어 출력 신호에 상응하는 계조 전압을 출력하는 NMOS 스위치 및 PMOS 스위치를 포함하는 디지털 아날로그 변환기 및 디지털 아날로그 변환기가 제공하는 신호를 증폭하는 증폭기를 포함하며, NMOS 스위치는 하한 전압이 바디 전극에 제공된다.

본 실시예에 의한 전자 장치는: 디지털 비트들을 제공받아 레벨이 시프트된 출력 신호를 제공하는 레벨 시프터(level shifter)와, 상한 전압과 하한 전압이 각각 일단과 타단에 제공되어 형성되는 복수의 계조 전압들(gradation voltages)을 제공하는 레지스터 스트링(resistor string)과, 출력 신호로 제어되어 출력 신호에 상응하는 계조 전압을 출력하는 복수의 스위치들을 포함하는 디지털 아날로그 변환기 및 디지털 아날로그 변환기가 제공하는 신호를 증폭하는 증폭기를 포함하며, 스위치들은 전압이 바디 전극에 제공되는 NMOS 스위치를 포함하는 소스 드라이버 및 소스 드라이버에 의하여 구동되는 디스플레이 패널을 포함한다.

본 실시예는 MOS 소자의 전극간 전위차를 감소시켜 종래 기술에 비하여 작은 소자로 회로를 형성하여 다이 사이즈를 감소할 수 있다는 장점이 제공된다. 따라서, 보다 경제적으로 회로를 형성할 수 있다는 장점이 제공된다.

도 1은 디스플레이 시스템의 구조를 개요적으로 도시한 도면이다.
도 2는 본 실시예에 의한 소스 드라이버의 개요를 도시한 블록도이다.
도 3은 본 실시예에 의한 소스 드라이버가 형성된 실리콘 기판의 단면을 개요적으로 도시한 도면이다.
도 4는 본 실시예에 의한 소스 드라이버 채널의 일부를 개요적으로 도시한 도면이다.
도 5는 본 실시예에 의한 디지털 아날로그 변환기를 설명하기 위한 개요적 도면이다.
도 6은 본 실시예에 의한 디코더의 게이트 구동 신호를 제공하는 레벨 시프터의 개요적 블록도이다.
도 7은 크로스 커플된 인버터들로 제1 레벨 시프터 모듈과 제2 레벨 시프터 모듈을 구현한 예를 도시한 개요적 회로도이다.
도 8은 제1 레벨 시프터 모듈 스테이지와 제2 레벨 시프터 모듈 스테이지 사이에 하나 이상의 레벨 시프터 모듈 스테이지를 더 연결한 예를 도시한 개요적 회로도이다.
도 9는 본 실시예에 버퍼 증폭기의 일 구현예를 도시한 개요적 회로도이다.
도 10은 본 실시예에 의한 소스 드라이버(10)을 포함하는 전자 장치(1)를 개요적으로 도시한 도면이다.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물 들을 포함하는 것으로 이해되어야 한다.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

본 개시의 실시예들을 설명하기 위하여 사용되는 " 및/또는"이라는 표현은 각각 과 모두를 지칭하는 것으로 사용된다. 일 예로, "A 및/또는 B "라는 기재는 "A, B 그리고 A와 B 모두"를 지칭하는 것으로 이해되어야 한다.

본 개시의 실시예들을 설명하기 위하여 참조되는 도면은 설명의 편의 및 이해의 용이를 위하여 의도적으로 크기, 높이, 두께 등이 과장되어 표현되어 있으며, 비율에 따라 확대 또는 축소된 것이 아니다. 또한, 도면에 도시된 어느 구성요소는 의도적으로 축소되어 표현하고, 다른 구성요소는 의도적으로 확대되어 표현될 수 있다.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.

아래에서 설명되는 실시예들은 MOS FET을 이용하는 전자회로에서 적용될 수 있는 것이며, 소스 드라이버에 포함되는 디지털 아날로그 변환기와 레벨 시프터를 예시하여 설명되나, 이것은 용이한 설명을 위한 것이며, 본 발명의 기술적 사상을 제한하기 위한 것이 아니다.

이하에서는 첨부된 도면들을 참조하여 본 실시예를 설명한다. 도 1은 디스플레이 시스템의 구조를 개요적으로 도시한 도면이다. 도 1을 참조하면, 본 실시예에 의한 디스플레이 시스템은 디스플레이 패널, 게이트 드라이버(gate driver), 소스 드라이버(source driver, 10a, 10b, ...,10n)를 포함하며, 디스플레이 시스템의 해상도 및 특성에 따라, 외부로부터 인가되는 화면 소스의 특성을 변화시키거나 구동 시점을 조절하는 타이밍 콘트롤러(timing controller)를 포함한다. 디스플레이 패널의 특성에 따라 타이밍 콘트롤러(timing controller)와 소스 드라이버(10a, 10b, ..., 10n)는 별개의 칩으로 형성될 수 있으며, 예시된 도면과 같이 타이밍 제어부(timing controller)와 소스 드라이버(10a, 10b, ..., 10n)는 원 칩(one chip)으로 구현될 수 있다.

도 2는 본 실시예에 의한 소스 드라이버(source driver, 10)의 개요를 도시한 블록도이다. 도 2를 참조하면, 소스 드라이버(10)는 시프트 레지스터(shift register), 데이터 래치(data latch), 샘플/홀드 레지스터(S/H register), 레벨 시프터(level shifter, 100), 디지털 아날로그 변환기(DAC, 200) 및 증폭기(amplifier, 300)을 포함한다.

시프트 레지스터(shift register)는 입력된 스타트 펄스(SP)를 순차적으로 시프트하여 출력한다. 데이터 래치(data latch)는 화상 데이터(data)를 래치 업(latch up)하여 제공하며, 샘플/홀드 레지스터(S/H register)는 래치 업된 화상 신호를 스타트 펄스(SP)에 따라 샘플하고 샘플된 데이터를 홀드(hold)하여 레벨 시프터(level shifter, 100)에 제공한다. 일 실시예에서, 시프트 레지스터(shift register), 데이터 래치(data latch) 및 샘플/홀드 레지스터(S/H register)는 모두 디지털 신호를 입력으로 제공받아 디지털 신호를 출력으로 제공한다. 레벨 시프터(100)는 디지털 비트들을 제공받아 목적하는 전압 레벨들 사이를 스윙하도록 레벨이 시프트된 제어 신호를 제공한다. 디지털 아날로그 변환기(DAC, 200)는 감마 전압(gamma voltage)을 제공받고, 레벨 시프터(100)가 제공한 제어 신호에 상응하는 신호를 제공하며, 증폭기(300)는 아날로그 신호를 증폭하고 디스플레이 패널에 제공하여 입력된 데이터(data)에 상응하는 화상을 표시하도록 한다.

도 3은 본 실시예에 의한 소스 드라이버가 형성된 실리콘 기판의 단면을 개요적으로 도시한 도면이다. 소스 드라이버(10)는 반도체 기판(sub)에 형성될 수 있다. 도 3으로 도시된 예에 의하면 반도체 기판은 P 형 불순물(P type dopant)로 도핑될 수 있다. 반도체 기판은 복수의 영역으로 구분될 수 있다. 일 예로, 저전압 영역(Low Voltage Area)에는 디지털 회로 등과 같이 비교적 낮은 전압으로 동작되는 회로들이 형성된다. 고전압 영역(High Voltage Area)에는 회로에 전력을 공급하는 파워부(도 1, power 참조)등이 형성되며, 중간 전압 영역(Mid Voltage Area)에는 저전압 영역과 고전압 영역의 중간 전압 영역에서 동작하는 회로들이 배치될 수 있다.

본 명세서에서 저전압, 고전압 및 중간 전압으로 구별한 것은 각각의 영역에서 제공되고, 입력 및 출력되는 전압의 상대적 크기를 기준으로 구획한 것이다. 따라서 고전압, 중간전압 및 저전압이라는 용어에 의하여 발명의 내용이 희석되어서는 아니될 것이다.

저전압 영역(Low Voltage Area)과 중간 전압 영역(Mid Voltage Area)은 트리플 웰 구조(triple well structure)로 형성된다. 트리플 웰 구조는 P형 기판에 형성된 깊은 N 웰(DNW, Deep N Well)과, 깊은 N 웰(DNW)에 PMOS 트랜지스터가 배치되는 N 웰(NW)과 NMOS 트랜지스터가 배치되는 P 웰(PW)을 포함한다. 도시되지 않은 트리플 웰의 실시예에 의하면, P 웰이 깊은 N 웰(DNW)에 형성되고, P 웰 내에 PMOS 트랜지스터가 배치되는 N 웰이 형성된 구조를 가진다.

저전압 영역(Low Voltage Area)에 배치된 회로에는 고전압 영역(High Voltage Area) 및 중간 전압 영역(Mid Voltage Area)에 제공되는 구동 전압에 비하여 낮은 구동 전압이 제공된다. 도 3으로 도시된 실시예에 의하면 저전압 영역(Low Voltage Area)을 제1 구동 전압(V _LVa,H , V _LVa,L )으로 구동되는 회로가 배치된 영역과, 제2 구동 전압(V _LVb,H , V _LVb,L )으로 구동되는 회로가 배치된 영역으로 나눌 수 있다. 제1 구동 전압쌍(V _LVa,H , V _LVa,L )으로 구동되는 회로가 배치된 영역 내의 N 웰(NW)과 P 웰(PW)은 각각 V _LVa,H , V _LVa,L 로 바이어스 되고, 제2 구동 전압쌍(V _LVa,H , V _LVa,L )으로 구동되는 회로가 배치된 영역 내의 P 웰(NW)과 N 웰(PW)은 각각 V _LVb,H , V _LVb,L 로 바이어스 된다. 일 예로, 제1 구동 전압 V _LVa,H 와 V _LVa,L 은 각각 1.2V와 0V 이고, 제2 구동 전압 V _LVb,H 와 V _LVb,L 은 각각 1.8V와 0V 이다. 도시되지 않은 다른 실시예에 의하면 저전압 영역에는 단일한 전압으로 구동되는 회로가 배치될 수 있다.

고전압 영역(High Voltage Area)에는 고전압 N 웰 (HNW, High voltage N Well)과 고전압 P 웰(HPW, High voltage P Well)이 위치한다. 고전압 N 웰(HNW)과 고전압 P 웰(HPW)에는 높은 전압에서 파괴되지 않도록 저전압 영역(Low Voltage Area)에 위치하는 소자들에 비하여 채널 길이(channel length)와 채널 폭(channel width)이 커서 큰 면적으로 형성된 PMOS 소자와 NMOS 소자들이 위치한다. 고전압 영역(High Voltage Area)에 포함된 고전압 N 웰(HNW)과 고전압 P 웰(HPW)에는 각각 고전압 구동 전압인 V _HV,H 와 V _HV,L 가 제공된다. 일 예로, 고전압 구동 전압인 V _HV,H 와 V _HV,L 는 각각 10V, -10V일 수 있다.

중간 전압 영역(Mid Voltage Area)은 트리플 웰 구조를 가지며, 트리플 웰 구조에 포함된 N 웰(NW)과 P 웰(PW)에는 각각 PMOS 소자와 NMOS 소자가 배치된다. 중간 전압 구동 영역에 배치된 회로는 중간 구동 전압인 V _MV,H 와 V _MV,L 가 제공되어 구동된다. 또한, N 웰(NW)과 P 웰(PW)은 각각 중간 구동 전압인 V _HV,H 와 V _HV,L 이 제공되어 바이어스 된다. 본 실시예에 의하면, 중간 구동 전압인 V _MV,H 는 저전압 구동 전압 V _LVa,H V _LVb,H 보다 크고 고전압 구동 전압 V _HV,H 보다 작거나 같은 전압이고, V _MV,L 는 0이 아닌 전압일 수 있다 .

일 예로, 감마 전압이 8V~2V이면 중간 구동 전압인 V _MV,H 는 감마 전압의 상한 전압인 8V이고, V _MV,L 는 감마 전압의 하한 전압인 2V일 수 있다. 다른 예로, 감마 전압이 8V~2V이면 중간 구동 전압인 V _MV,H 는 감마 전압의 상한 전압에 상한 헤드룸이 더해진 8.5V이고, V _MV,L 는 감마 전압의 하한 전압에 하한 헤드룸이 감산된 1.5V 일 수 있다.

도 4는 본 실시예에 의한 소스 드라이버에서, 디지털 신호(D[n])를 제공받고 디지털 신호에 상응하는 계조 전압(vout)을 형성하여 픽셀에 제공하는 채널의 일부를 개요적으로 도시한 도면이다. 도 4를 참조하면, 본 실시예에 의한 소스 드라이버는 레벨 시프터(100), 디지털 아날로그 변환기(200) 및 버퍼 증폭기(300)을 포함한다. 레벨 시프터(100)는 샘플/홀드 레지스터(S/H register)가 제공한 디지털 신호(D[n])를 제공받고, 디지털 아날로그 변환기(DAC, 200)를 구동하기에 충분한 스윙을 가지는 신호로 레벨을 변환하여 디지털 아날로그 변환기(DAC, 200)에 제공한다.

디지털 아날로그 변환기(DAC, 200)는 레벨 시프터(100)로부터 디지털 신호를 제공받아 그에 상응하는 계조 전압을 형성하고, 형성된 계조 전압을 버퍼 증폭기(300)에 제공한다. 버퍼 증폭기(300)는 디지털 아날로그 변환기(200)로부터 계조 전압(v _out )을 제공받아 디스플레이 패널에 포함된 픽셀에 제공하여 픽셀을 구동한다. 일 예로, 증폭기는 단위 이득(unity gain)을 가지는 버퍼(buffer, 300)이다.

도 4로 예시된 실시예에서, 레벨 시프터(100), 디지털 아날로그 변환기(200) 및 버퍼 증폭기(300)는 동일한 상한 전압(V _H )과 동일한 하한 전압(V _L )이 제공되어 동작하며, 일 예로, 상한 전압(V _H )과 하한 전압(V _L )은 각각 감마 전압(gamma voltage)의 최대 전압과 최소 전압일 수 있다. 다른 예로, 상한 전압(V _H )과 하한 전압(V _L )은 각각 감마 전압(gamma voltage)의 최대 전압에 상한 헤드룸 전압(upper headroom voltage)이 가산된 전압과 감마 전압의 최소 전압에 하한 헤드룸 전압(lower headroom voltage)이 감산된 전압일 수 있다.

본 실시예에 의한 소스 드라이버는 상한 전압(V _H )과 0 보다 큰 하한 전압(V _L ) 사이에서 스윙하는 신호를 출력한다. 종래 기술에 따른 소스 드라이버에서는 일 예로, 소스 드라이버를 구동하는 상한 전압(V _H )이 8V, 하한 전압(V _L )이 2V로 소스 드라이버에 포함된 소자의 전극간 최대 전위차가 6V 이어도 내압(enduring voltage)에 따른 신뢰성 확보와 용이한 회로 설계를 위하여 접지 전위를 기준으로 내압을 산출하여 8V 내압을 가지는 소자로 소스 드라이버를 형성하였다.

그러나, 본 실시예의 소스 드라이버에는 상한 전압(V _H )과 하한 전압(V _L )의 전압차에 상응하는 내압을 가지는 소자로 레벨 시프터(100), 디지털 아날로그 변환기(DAC, 200) 및 버퍼 증폭기(300)를 형성한다. 상기한 바와 같이 소스 드라이버가 상한 전압(V _H )이 8V, 하한 전압(V _L )이 2V 사이에서 동작하면, 6V의 내압을 가지는 소자를 사용하여 레벨 시프터(100), 디지털 아날로그 변환기(DAC, 200) 및 버퍼 증폭기(300)를 형성한다. 내압이 작은 소자를 사용하므로 소스 드라이버를 형성하는데 필요한 다이 면적(die size)을 감소시킬 수 있으며, 그에 따라 보다 경제적으로 소스 드라이버를 형성할 수 있다는 장점이 제공된다.

이하에서는 본 실시예에 따른 소스 드라이버에 포함된 레벨 시프터(100), 디지털 아날로그 변환기(DAC, 200) 및 버퍼 증폭기(300)의 실시예들을 설명한다.

도 5는 본 실시예에 의한 디지털 아날로그 변환기(200)를 설명하기 위한 개요적 도면이다. 비록 도 5는 프리 디코더를 통하여 4 비트 디지털 입력(D[0:3])을 제공받아 그에 상응하는 계조 신호(v _out )를 출력하는 구성을 개시하고 있으나, 이는 명확한 설명을 위한 예시일 따름으로 본 발명의 기술적 사상을 한정하기 위함은 아니며, 통상의 기술자는 본 발명의 기술적 사상을 이용하여 프리 디코더를 이용하지 않는 트리 형태의 디지털 아날로그 변환기에도 적용할 수 있을 것이다.

도 5를 참조하면, 본 실시예에 따른 디지털 아날로그 변환기(200)는 복수의 저항들(R0, R1, ..., R14)이 연결된 레지스터 스트링(resistor string, 210)과, 상한 전압(V _H )과 하한 전압(V _L )이 레지스터 스트링(210)의 일단과 타단에 제공되어 형성되는 계조 전압(gradation voltage, v0, v1, ..., v7)이 드레인(drain) 전극에 제공되고, 게이트(gate) 전극에 제공되는 제어 신호로 제어되어 상기 계조 전압을 소스(source) 전극으로 출력하는 NMOS 패스 트랜지스터들(N0, N1, N2, …, N7)을 포함하며, 복수의 NMOS 트랜지스터들은 P 웰(P well)에 배치되고, NMOS 트랜지스터의 바디(body) 전극과 상기 P 웰은 전기적으로 연결되어 P 웰 바이어스 전압(V _PW )으로 바이어스 된다.

일 실시예로, 상한 전압(V _H )과 하한 전압(V _L )은 각각 감마 전압(gamma voltage)의 최대 전압과 최소 전압일 수 있다. 다른 실시예로, 상한 전압(V _H )과 하한 전압(V _L )은 각각 감마 전압(gamma voltage)의 최대 전압에 상한 헤드룸 전압(upper headroom voltage)이 가산된 전압과 감마 전압의 최소 전압에 하한 헤드룸 전압(lower headroom voltage)이 감산된 전압일 수 있다.

디지털 아날로그 변환기는 계조 전압(gradation voltage, v8, v9, ..., v15)이 소스 전극에 제공되고, 디코더가 제공하는 제어 신호에 의하여 제어되어 상기 제어 신호에 상응하는 계조 전압을 드레인 전극으로 출력하는 복수의 PMOS 트랜지스터들(P8, ..., P14, P15)을 포함한다. 복수의 PMOS 트랜지스터들은 N 웰(N well)에 배치되고, PMOS 트랜지스터의 바디(body) 전극과 상기 N 웰은 전기적으로 연결되어 N 웰 바이어스 전압(V _NW )으로 바이어스 된다.

N 웰(NW)과 P 웰(PW)은 하나의 혹은 분리된 형태의 깊은 웰(DNW)에 놓일 수 있다. 일 실시예로, 고전압을 제공받거나, 고전압을 제공하는 회로가 필요하지 않은 경우는 깊은 웰(DNW)로 N 웰(NW)을 형성할 수 있다.

일 실시예로, 계조 전압들을 높은 계조 전압 그룹과 낮은 계조 전압 그룹으로 그룹을 형성하고, 높은 계조 전압 그룹을 제공하는 패스 트랜지스터들은 PMOS 패스 트랜지스터로 구현하고, 낮은 계조 전압 그룹을 제공하는 패스 트랜지스터 들은 NMOS 패스 트랜지스터로 구현할 수 있다. 일 예로, 계조 전압 v8 내지 v15를 출력하는 패스 트랜지스터는 PMOS 트랜지스터로 구현하고, v0 내지 v7을 출력하는 패스 트랜지스터는 NMOS 트랜지스터로 구현한다. NMOS 패스 트랜지스터들은 트리플 웰 구조내의 P 웰(PW)에 배치되고, NMOS 트랜지스터의 바디 전극은 P 웰 바이어스 전압(V _PW )으로 바이어스되고, PMOS 트랜지스터 들은 트리플 웰의 N 웰에 배치되고, 바디 전극은 N 웰(NW)에 N 웰 바이어스 전압(V _NW )으로 바이어스 된다. 도 5로 도시된 실시예와 같이 높은 계조 전압 그룹에 속한 계조 전압의 개수와, 낮은 계조 전압 그룹에 속한 계조 전압의 개수는 같을 수 있다. 도시되지 않은 다른 실시예에서, 낮은 계조 전압 그룹에 속한 계조 전압의 개수는 서로 다를 수 있다.

레지스터 스트링(210)은 복수의 저항들(R0, R1, ..., R14)을 포함하며, 일단에는 상한 전압(V _H )이 제공되고, 타단에는 하한 전압(V _L )이 제공된다. 일 예로, 상한 전압과 하한 전압은 디스플레이 패널(도 1 display panel참조)에 따라 값을 달리하는 감마 전압이다. 다른 예로, 상한 전압은 감마 전압에 양의 헤드룸(headroom) 값을 부가한 전압값이고, 하한 전압은 감마 전압의 하한에 음의 헤드룸 값을 부가한 전압이다. 상한 전압(V _H )과 하한 전압(V _L )을 레지스터 스트링(210)에 제공하면 복수의 계조 전압들(v0, v1, .., v15)가 생성된다. 생성된 계조 전압들이 디스플레이 패널의 픽셀에 제공된다.

도 5로 예시된 실시예에서, 하한 전압(V _L )이 가장 낮은 계조 전압인 v ₀ 로 제공되는 예를 도시하고 있으나, 하한 전압(V _L )이 제공되는 노드(node)와 가장 낮은 계조 전압(v ₀ )이 제공되는 노드 사이에 하나 이상의 저항이 존재하여 하한 전압(V _L )값과 가장 낮은 계조 전압 v ₀ 의 전압값이 서로 상이할 수 있다. 또한, 상한 전압(V _H )이 가장 높은 계조 전압인 v ₁₅ 로 제공되는 예를 도시하고 있으나, 상한 전압(V _H )값과 가장 높은 계조 전압 v15의 전압값이 서로 상이할 수 있다.

일 실시예로, 복수의 저항들은 모두 동일한 값으로 형성되어 인접한 계조 전압값들의 차이가 서로 일정할 수 있다. 다른 실시예로, 디스플레이에 표시되는 이미지의 밝기와 해당하는 계조 전압은 비선형적 관계에 있으므로 복수의 저항들은 다른 값으로 형성되어 인접한 계조 전압 값들의 차이가 서로 상이할 수 있다.

디지털 아날로그 변환기(200)는 레벨 시프트된 입력 비트들 D[0:3]을 제공받고 이를 디코딩하는 프리 디코더(202)를 포함한다. 프리 디코더(202)는 입력 비트들 D[0:3]을 제공받고 그에 상응하는 계조 전압 v0 내지 v15 중 어느 하나를 출력하도록 PMOS 패스 트랜지스터들(P8, P9,…, P15)과 NMOS 패스 트랜지스터들(N0, N1, …, N7)을 제어한다. 일 실시예로, P 웰 바이어스 전압(V _PW )은 P 웰에 포함된 패스 트랜지스터가 제공하는 계조 전압들 중 최소 계조 전압일 수 있다. 다른 실시예로, P 웰 바이어스 전압(V _PW )으로 하한 전압(V _L )이 제공될 수 있다.

PMOS 패스 트랜지스터들이 위치하는 N 웰(NW)은 N 웰 바이어스 전압(V _NW )으로 바이어스 되며, PMOS 패스 트랜지스터들의 바디 전극들은 N 웰(NW)에 전기적으로 연결된다. 일 실시예로, N 웰(NW)에 제공되는 N 웰 바이어스 전압(V _NW )은 N 웰에 배치된 PMOS 트랜지스터들이 제공하는 계조 전압들 중 가장 높은 전압일 수 있다. 다른 실시예로, N 웰(NW)에 제공되는 N 웰 바이어스 전압(V _NW )으로 상한 전압(V _H )이 제공될 수 있다.

디코더(202)는 깊은 웰(DNW)에 위치하는 패스 트랜지스터들이 제공하는 상한 전압(V _H )과 하한 전압(V _L ) 사이에서 스윙하도록 제어 신호를 형성하여 PMOS 패스 트랜지스터들과 NMOS 패스 트랜지스터들을 제어한다. 일 예로, V _H 는 8V, V _L 는 2V이고, PMOS 패스 트랜지스터의 문턱전압은 -0.3V이고, NMOS 패스 트랜지스터의 문턱 전압은 0.3V이라고 하자. 프리 디코더(202)는 2V~8V에서 스윙하는 제어 신호들을 형성하여 패스 트랜지스터들을 제어한다.

일 예로, 8V의 제어 신호를 PMOS 패스 트랜지스터 P15의 게이트에 제공하면, 게이트-소스 전압은 0V이며 문턱 전압인 -0.3V이 비하여 크므로 P15는 턴 오프된다. 그러나, 제어신호로 2V의 전압이 제공되면 게이트-소스 전압은 -6V 이며, 문턱 전압인 -0.3V가 더 큰 값이므로 P15는 턴 온 된다. 또한, 8V의 제어 신호를 NMOS 패스 트랜지스터 N0의 게이트에 제공하면 게이트 소스 전압은 6V 이며, 문턱 전압인 0.3V에 비하여 더 큰 값이므로 N0는 턴 온된다. 그러나, 제어 신호로 2V의 전압을 제공하면, 게이트 소스 전압은 2V 이며, 문턱 전압에 비하여 더 작은 값이므로, N0는 턴 오프된다. 상술한 바와 같이, 디코더는 동일한 스윙을 가지는 제어 신호로 NMOS 패스 트랜지스터들(N0, N1, …, N7)과 PMOS 패스 트랜지스터들(P8, P9, …, P15)를 제어하여 디코더의 회로 구성을 간략하게 할 수 있다는 장점이 제공된다.

도 5로 예시된 실시예는, 하한 전압(V _L )이 가장 낮은 계조 전압인 v ₀ 로 제공되고, 상한 전압(V _H )이 가장 높은 계조 전압인 v ₁₅ 로 제공되는 예를 도시하고 있으나, 하한 전압(V _L )이 제공되는 노드(node)와 가장 낮은 계조 전압(v ₀ )이 제공되는 노드 사이에 하나 이상의 저항이 존재하여 하한 전압(V _L )값과 가장 낮은 계조 전압 v ₀ 의 전압값이 서로 상이할 수 있으며/또는 상한 전압(V _H )값과 가장 높은 계조 전압 v15의 전압값이 서로 상이할 수 있다.

프리 디코더(202)는 필요한 경우에 따라 상한 전압(V _H )과 계조 전압들 중 최대 전압 중 어느 하나의 전압과 하한 전압(V _L )과 계조 전압들 중 최소 전압 중 어느 하나의 전압 사이에서 스윙하는 신호를 형성하여 패스 트랜지스터들을 제어할 수 있다.

도 5로 도시된 실시예에서, 패스 트랜지스터 N0에서 게이트 전극에 최대 8V가 제공되고, 드레인 전극에 2V가 제공되어 최대 전극간 전압차는 6V가 형성된다. 또한, 패스 트랜지스터 P15에서 게이트 전극에 최소 2V가 제공되고 소스 전극에 8V가 제공되므로 전극간 최대 전위차는 6V 이며, NMOS 패스 트랜지스터 N1 내지 N7 및 PMOS 패스 트랜지스터 P9 내지 P15에서의 최대 전극간 전위차도 6V 이다. 따라서, 내압 6V을 가지는 소자를 이용하여 디지털 아날로그 변환기를 구현할 수 있다.

종래 기술에 의한 디지털 아날로그 변환기에서는 용이하게 회로를 설계하고, 내압을 확보하기 위하여 소자가 포함된 회로에서는 접지 전위를 기준으로 하여 소자의 전극간 전위차의 최대값을 연산하였다. 따라서, 상기한 실시예에 있어서도 패스 트랜지스터의 전극간 전압차를 접지 전위인 0V로부터 파악하였고, 그에 따라 8V의 내압(enduring voltage)을 가지는 소자로 디지털 아날로그 변환기의 패스트랜지스터를 설계하였다. 따라서, 회로에 사용되는 소자들이 모두 실제로 인가되는 전압에 비하여 더 큰 전압에 견딜 수 있도록 큰 사이즈로 설계되었다.

그러나, 본 실시예에 의하면 바디 전극에 웰 바이어스 전압을 제공하여 전극간 전위차를 감소시킬 수 있으며, 그에 따라 보다 작은 내압을 가지는 소자를 사용할 수 있다. 따라서, 신뢰성의 문제없이 작은 사이즈의 소자를 사용할 수 있으며, 작은 면적으로 회로를 설계할 수 있다는 장점이 제공된다.

도 6은 본 실시예에 의한 디코더의 게이트 구동 신호를 제공하는 레벨 시프터(100)의 개요적 블록도이다. 도 6을 참조하면, 본 실시예에 의한 레벨 시프터는 입력 신호(Vin, VinB)를 제공받아 중간 전압(Vm)과 기준 전압(Vss) 사이에서 스윙(swing)하는 출력(Vt, VtB)을 제공하는 제1 레벨 시프터 모듈(first level shifter module, 110)과, 입력 신호(Vin, VinB)에 상응하도록 상한 전압(V _H , V _L )과 하한 전압 사이에서 스윙하는 제어 신호(Vo, VoB)를 출력하는 제2 레벨 시프터 모듈(second level shifter module, 120)를 포함하며, 제2 레벨 시프터 모듈(120)은 NMOS 트랜지스터(Na, Nb)를 포함하되, NMOS 트랜지스터의 소스(source) 전극과 바디(body) 전극은 하한 전압이 제공된다. 일 예로, 상한 전압(V _H )은 계조 전압의 상한 전압보다 높은 전압이고, 하한 전압(V _L )은 계조 전압의 하한 전압보다 더 낮은 전압일 수 있다.

패스 트랜지스터들을 구동하는 디코더(도 5, 202 참조)는 레벨 시프터(100)가 제공하는 신호의 레벨을 유지한 채 디코딩하여 패스 트랜지스터의 게이트에 제공한다. 따라서 레벨 시프터(100)는 샘플/홀드 레지스터로부터 제공된 입력 신호를 NMOS 패스 트랜지스터와 PMOS 패스 트랜지스터를 턴 온/ 턴 오프 할 수 있는 전압 레벨로 시프트하여 디코더에 제공한다.

일 실시예에서, 레벨 시프터(100)는 NMOS 패스 트랜지스터들이 턴 온(PMOS 패스 트랜지스터들이 턴 오프)되는 전압 레벨을 가지는 상한 전압(V _H )과, NMOS 패스 트랜지스터들이 턴 오프(PMOS 패스 트랜지스터들이 턴 온)되는 전압 레벨을 가지는 하한 전압(V _L )의 두 레벨을 출력하여 패스 트랜지스터들을 제어할 수 있으며, 레벨 시프터와 디코더의 구동회로를 단순화할 수 있다.

레벨 시프터(100)를 단일 스테이지로 구성하면, 샘플/홀드 레지스터(S/H register, 도 2 참조)의 출력 신호의 레벨이 낮아 샘플/홀드 레지스터가 레벨 시프터를 구동하는 것이 곤란할 수 있다. 따라서, 샘플/홀드 레지스터의 출력 신호로 구동 가능한 제1 레벨 시프터 모듈(110)을 두고, 제1 레벨 시프터 모듈(110)의 출력 신호로 제2 레벨 시프터 모듈(120)을 구동하여 샘플/홀드 레지스터의 출력 신호로 레벨 시프터(100)를 구동할 수 있다.

도 7은 크로스 커플된 인버터(cross coupled inverter)들로 제1 레벨 시프터 모듈(110)과 제2 레벨 시프터 모듈(120)을 구현한 예를 도시한 개요적 회로도이다. 다만, 이는 레벨 시프터를 구현할 수 있는 구성을 예시한 것으로, 본 발명의 범위를 제한하고자 함이 아니다. 도 7을 참조하면, 제1 레벨 시프터 모듈(110)은 입력 신호(V _in , V _in B)를 제공받아 입력 신호를 반전한 출력 신호쌍(V _t , V _t B)을 제공한다. 도 5로 도시된 실시예와 같이 제1 레벨 시프터 모듈(110)은 차동쌍(differential pair)을 포함하여 차동적으로 동작할 수 있으며, 도시되지는 않았지만 제1 레벨 시프터 모듈(110)는 단일단(single ended) 인버터일 수 있다.

제1 레벨 시프터 모듈(110)로 제공되는 입력 신호(V _in , V _in B)는 샘플/홀드 레지스터(S/H register)가 제공한 디지털 신호이며, 레벨 시프터(100)을 구동하기에는 신호의 레벨이 낮다. 따라서, 샘플/홀드 레지스터(S/H register)가 제공한 디지털 신호로 제1 레벨 시프터 모듈(110)을 구동하고, 제1 레벨 시프터 모듈(110)은 제2 레벨 시프터 모듈(120)을 구동한다. 일 예로, 제1 레벨 시프터 모듈(110)의 출력 신호 레벨은, 접지 전압인 기준 전압(Vss)과, 제2 레벨 시프터 모듈(120)을 구동하기에 충분한 중간 전압(Vm) 사이에서 스윙하는 신호를 출력한다.

제2 레벨 시프터 모듈(120)은 입력 신호에 상응하여 상한 전압(V _H )과 하한 전압(V _L ) 사이에서 스윙하는 제어 신호쌍(V _o , V _o B)을 출력한다. 도 7로 도시된 실시예와 같이 제2 레벨 시프터 모듈(120)은 차동쌍(differential pair)을 포함하여 차동적으로 동작할 수 있으며, 도시되지는 않았지만 제2 레벨 시프터 모듈(120)은 단일단(single ended) 인버터일 수 있다. 일 실시예로, 하한 전압(V _L )은 제1 레벨 시프터 모듈(110)의 기준 전위(Vss)와 상이한 전압으로, 기준 전위(Vss)보다 높은 전압일 수 있다.

제2 레벨 시프터 모듈(120)에 포함된 NMOS 트랜지스터들(Na, Nb)의 바디 전극은 소스 전극과 함께 NMOS 트랜지스터들(Na, Nb)이 배치된 트리플 웰 구조의 P 웰(PW)에 전기적으로 연결된다. NMOS 트랜지스터들(Na, Nb)의 바디 전극 및 소스 전극은 하한 전압(V _L )이 제공된다.

도시된 실시예에서, 제1 레벨 시프터 모듈(110)의 출력 신호쌍 (V _t , V _t B)은 NMOS 트랜지스터들 Nb, Na의 게이트 전극에 제공된다. 일 실시예로, Nb 트랜지스터의 게이트에 제공되는 Vt 전압이 Nb 트랜지스터를 턴 온 시키면 하한 전압(V _L )이 VoB 신호로 출력되고, Pa 트랜지스터의 게이트 전극에 하한 전압(V _L )이 제공되어 턴 온된다. 따라서, 상한 전압(V _H )이 Vo 신호로 출력된다. 반대로, Na 트랜지스터의 게이트에 제공되는 Vt의 전압이 Na 트랜지스터를 턴 온 시키면 하한 전압(V _L )이 Vo 신호로 출력되고, Pb 트랜지스터의 게이트 전극에 하한 전압(V _L )이 제공되어 턴 온 된다. 따라서, 상한 전압(V _H )이 VoB 신호로 출력된다. 일 실시예로, NMOS 트랜지스터들(Na, Nb)이 배치된 P 웰(PW)에 제공되는 전압을 제어하여 제2 트랜지스터가 출력 하는 제어 신호쌍(V _o , V _o B)의 스윙 하한 전압을 제어할 수 있다.

제2 레벨 시프터 모듈(120)에 포함된 NMOS 트랜지스터들(Na, Nb)의 게이트에 제1 레벨 시프터 모듈의 기준 전위(Vss)의 전압값을 가지는 신호를 제공하면 턴 오프된다. 제2 레벨 시프터 모듈(120)에 포함된 NMOS 트랜지스터들(Na, Nb)을 턴 온 시킬 수 있는 전압으로 제1 레벨 시프터 모듈(110)의 중간 전압(Vm)을 설정하면 제1 레벨 시프터 모듈(110)의 출력 신호쌍(Vt, VtB)으로 제2 레벨 시프터 모듈(120)를 제어하여 상한 전압(V _H )과 하한 전압(V _L ) 사이에서 스윙하는 신호를 출력할 수 있다.

상술한 바와 같이, 상한 전압(V _H )은 NMOS 패스 트랜지스터의 게이트에 제공되어 NMOS 패스 트랜지스터가 턴 온 되도록 제어할 수 있는 전압이며, 하한 전압(V _L )은 PMOS 패스 트랜지스터의 게이트에 제공되어 PMOS 패스 트랜지스터가 턴 온 되도록 제어할 수 있는 전압이다. 일 예로, 상한 전압은 계조 전압의 최대값보다 적어도 패스 트랜지스터의 문턱 전압 이상 더 높은 전압이며, 하한 전압은 계조 전압의 최소값보다 적어도 패스 트랜지스터의 문턱 전압 이하 더 낮은 전압이다.

도 7로 도시된 실시예에서, 기준 전위(Vss)가 접지 전위인 경우에, 신호쌍 Vt, VtB의 최소 전압은 기준 전위(Vss)이고, 제2 레벨 시프터 모듈(120)의 NMOS 트랜지스터(Na, Nb)에서 드레인 전압은 상한 전압(V _H )이므로, 제2 레벨 시프터 모듈(120) 에서의 최대 전극간 전위차는 V _H 이다. 따라서 제2 레벨 시프터 모듈(120)을 상한 전압(V _H )과 하한 전압(V _L )의 차이인 V _H -V _L 의 내압을 가지는 소자로 형성하면 트랜지스터의 내압을 벗어나므로 트랜지스터가 파괴되거나, 신뢰성있게 동작하지 못할 수 있으며, NMOS 트랜지스터들(Na, Nb)을 전극간 전위차 V _H 까지 동작하는 소자를 사용하여 동작 신뢰성을 확보할 수 있다. 다만, 제2 레벨 시프터 모듈(120)에 포함된 Pa, Pb 에는 V _L 보다 작은 전압이 제공되지 않으므로, V _H -V _L 의 내압을 가지는 소자를 사용할 수 있다.

도 8에 도시된 실시예와 같이 제1 레벨 시프터 모듈(110) 스테이지와 제2 레벨 시프터 모듈(120) 스테이지 사이에 하나 이상의 레벨 시프터 모듈 스테이지를 더 연결할 수 있다. 제3 레벨 시프터 모듈 (130)는 제1 레벨 시프터 모듈(110)의 출력 신호 Vt, VtB를 입력받아 중간 전압(Vm)과 하한 전압(V _L ) 사이에서 스윙하는 출력 신호(V, VB)를 제공한다. 따라서, 제2 레벨 시프터 모듈(120)로 출력되는 신호(V, VB)의 하한은 기준 전위(Vss)가 아닌 하한 전압(V _L )이다. 따라서, 제2 레벨 시프터 모듈(120)에 제공되는 신호의 스윙 폭을 감소시킬 수 있으며, 제2 레벨 시프터 모듈(120)에 포함된 Na, Nb를 V _H -V _L 의 내압을 가지는 소자로 형성할 수 있다. 따라서, Na, Nb를 도 7에 도시된 실시예에 비하여 낮은 내압을 가지는 소자로 Na, Nb를 형성할 수 있다.

종래 기술에 의한 레벨 시프터에서, 일 예로, 입력 신호를 8V~2V 사이를 스윙하는 신호로 레벨 시프트하는 경우에도 용이한 회로 설계를 위하여 전극간 전위차 8V에서 사용되는 소자를 사용하였다. 그러나, 본 실시예에 의한 레벨 시프터에서는 레벨 시프터 출력 신호의 하한 전압으로 NMOS 트랜지스터의 바디 전극을 바이어스 한다. 따라서, NMOS 트랜지스터의 전극간 전위차를 감소시킬 수 있으며, 종래 기술에 비하여 작은 면적을 차지하는 레벨 시프터를 구현할 수 있다.

도 9는 본 실시예에 버퍼 증폭기(300)의 일 구현예를 도시한 개요적 회로도이다. 도 9를 참조하면, 본 실시예에 의한 버퍼 증폭기(300)는 출력이 입력으로 네거티브 피드백되는 연산 증폭기를 포함하는 버퍼 증폭기로, 연산 증폭기는: 폴디드 캐스코드 쌍(folded cascode pair, 312, 314)과 폴디드 캐스코드 쌍의 출력 신호들의 레벨을 변환하는 레벨 변환회로(316)를 포함하는 제1 스테이지(310)와, 제1 스테이지의 출력 신호를 증폭하는 클래스 AB 증폭기(class AB amplifier)를 포함하는 제2 스테이지(320)를 포함하며, 제1 스테이지와 제2 스테이지는 캐스케이드되어 연결되며, 연산 증폭기는 상한 전압(V _H )과 하한 전압(V _L ) 사이에서 동작한다.

NMOS 입력 회로 312a는 상한 전압(V _H )까지 상승하는 입력 전압을 제공받을 수 있으며, PMOS 입력 회로 312b는 하한 전압(V _L )까지 하강하는 입력 전압을 제공받을 수 있다. 따라서, 제1 스테이지(310)에 제공되는 입력 신호는 상한 전압(V _H )에서 하한 전압(V _L )까지 스윙(swing)할 수 있다. 나아가, 제1 스테이지(310)는 캐스코드 회로 314a, 314b에 의하여 출력 저항 특성이 향상되어 캐스코드 구성을 채용하지 않은 경우에 비하여 이득이 증가한다.

레벨 변환 회로(316)는 제2 스테이지에 포함된 NMOS 트랜지스터와 PMOS 트랜지스터가 동시에 턴 온되어 상한 전압에서 하한 전압까지 러시 전류(rush current)가 발생하지 않도록 바이어스 전압들의 레벨을 변환하여 출력 노드에 제공한다. 일 예로, 레벨 변환 회로(316)는 바이어스 전압 V _BP3 를 제공받고 PMOS 트랜지스터의 게이트 소스 전압차만큼 레벨을 변환하여 출력 노드 Oa에 제공하고, 바이어스 전압 V _BN3 를 제공받고 NMOS 트랜지스터의 게이트 소스 전압차만큼 레벨을 변환하여 출력 노드 Ob에 제공한다.

캐스코드 회로 314a와 314b는 입력 신호를 증폭한 신호를 각각 레벨 변환 회로(316)의 출력 노드 Oa와 Ob에 제공한다. 따라서, 입력 신호(Vin, VinB)가 제1 스테이지에 제공되어 형성된 신호는 제2 스테이지의 PMOS 트랜지스터와 NMOS 트랜지스터가 동시에 턴 온되지 않도록 레벨이 변환된 바이어스 전압과 중첩되어 제2 스테이지의 입력으로 제공된다. 제2 스테이지(320)는 클래스 AB 증폭기를 포함하며, 노드 Oa, Ob를 통하여 제공된 입력 신호를 제공받고, 상한 전압(V _H )과 하한 전압(V _L ) 사이에서 스윙하는 출력 신호를 제공한다. 연산 증폭기의 출력 신호 vout은 반전 입력 V _IN B로 피드백되어 제공되므로, 단위 이득을 가지는 버퍼 증폭기를 형성한다.

일 실시예에서, 제1 스테이지와 제2 스테이지 사이에는 주파수 보상 커패시터(C _M )를 더 포함할 수 있다. 주파수 보상 커패시터(C _M )는 제2 스테이지의 입력과 출력 사이에 연결된다. 증폭기의 입력과 출력 사이에 연결된 주파수 보상 커패시터(C _M )는 주파수-이득 특성을 열화시키나, 반대로 주파수 마진 특성을 향상시켜 높은 주파수에서 발생할 수 있는 기생 진동(parasitic oscillation)을 제거하는 기능을 수행한다.

제1 스테이지(310)와 제2 스테이지(320)에 포함된 NMOS 트랜지스터들은 트리플 웰 구조 내의 P 웰(PW)에 배치된다. P 웰(PW)은 하한 전압(V _L )으로 바이어스되며, P 웰에 배치된 NMOS 트랜지스터들의 바디 전극은 P 웰(PW)에 전기적으로 연결되어 웰 바이어스 전압이 제공된다.

종래 기술에 의한 버퍼 증폭기에서는 상한 전압과 접지 전위가 아닌 하한 전압 사이에서 동작하여도 회로 설계의 용이성과 내압 확보의 측면에서 증폭기에 사용되는 소자에 제공되는 최저 전압으로 접지 전위를 제공하였으며, 그에 따라 소자 내압을 접지 전위를 기준으로 산출하였다. 일 예로, 상한 전압 8V, 하한 전압 2V에서 동작하는 버퍼 증폭기의 경우에도 전극간 전위차 8V에서 사용되는 소자를 사용하였다.

그러나, 본 실시예에 의한 버퍼 증폭기에서는 하한 전압으로 NMOS 트랜지스터가 위치한 웰을 바이어스하여 웰과 전기적으로 연결된 NMOS 트랜지스터의 바디 전극에 웰 바이어스 전압인 하한 전압이 제공되도록 한다. 따라서, NMOS 트랜지스터의 전극간 전위차를 웰에 제공되는 웰 바이어스 전압값만큼 감소시킬 수 있다. 즉, 상한 전압 8V, 하한 전압 2V로 동작하는 버퍼 증폭기에 있어서 NMOS 트랜지스터의 바디 전극에 웰 바이어스 전압인 하한 전압 2V를 제공함으로써 전극간 전위차를 6V로 감소시킬 수 있고 내압 6V 소자를 사용하여 종래 기술에 비하여 작은 면적을 차지하는 버퍼 증폭기를 구현할 수 있다는 장점이 제공된다.

도 10은 본 실시예에 의한 소스 드라이버(10)을 포함하는 전자 장치(1)를 개요적으로 도시한 도면이다. 이하에서는 간결하고 명확한 설명을 위하여 위에서 설명된 실시예들과 동일한 내용에 대하여는 설명을 생략한다. 도 10을 참조하면, 본 실시예에 의한 전자 장치는 디지털 비트들을 제공받아 레벨이 시프트된 출력 신호를 제공하는 레벨 시프터(level shifter, 100)와, 상한 전압과 하한 전압이 각각 일단과 타단에 제공되어 형성되는 복수의 계조 전압들(gradation voltages)을 제공하는 레지스터 스트링(resistor string)과, 출력 신호로 제어되어 출력 신호에 상응하는 계조 전압을 출력하는 복수의 스위치들을 포함하는 디지털 아날로그 변환기(200) 및 디지털 아날로그 변환기가 제공하는 신호를 증폭하는 버퍼 증폭기(300)를 포함하며, 스위치들은 전압이 바디 전극에 제공되는 NMOS 스위치를 포함하는 소스 드라이버(10) 및 소스 드라이버에 의하여 구동되는 디스플레이 패널(display panel)을 포함한다.

디스플레이 패널(display panel)은 소스 드라이버(10)와 게이트 드라이버( 1, gate driver 참조)에 의하여 구동되는 디스플레이 패널이다. 디스플레이 패널은 일 예로, 디스플레이 패널은 LCD(Liquid Crystal Display)패널일 수 있다. LCD 패널은 액정(Liquid Crystal)과, 액정을 사이에 둔 투명 전극들 및 편광판을 포함한다. 한 쌍의 투명 전극에 전압을 인가하면 투명 전극 사이에 배치된 액정의 배열이 변화하여 배면에 배치된 백 라이트 유닛이 제공하는 광을 투과시키거나, 차단한다.

다른 예로, 디스플레이 패널(display panel)은 OLED(Organic Light Emitting Device) 디스플레이 패널이다. OLED 패널은 두 전극인 캐소드(cathode)와 애노드(anode) 사이에 전자를 수송하는 전자 수송층과 홀(hole)을 수송하는 홀 수송층 및 수송된 전자와 홀이 결합하여 발광하는 발광층을 포함하며, 스스로 발광하지 못하고 배면에서 제공된 광을 투과하거나 차단하는 LCD와는 달리, OLED는 제공된 에너지에 의하여 스스로 발광하는 특성을 지닌다.

본 실시예에 의한 전자 장치(1)는 본 실시예에 의한 레벨 시프터(100), 디지털 아날로그 변환기(200) 및 버퍼 증폭기(300)를 포함하며, 상한 전압(V _H )과 하한 전압(V _L ) 사이에서 구동된다.

도 10은 전자장치(1)로 휴대 전화를 예시하고 있으나, 이는 예시일 따름이며, 전자장치(1)는 타블렛, 랩톱 컴퓨터 등과 같이 디스플레이 패널(display panel)을 포함하는 모바일 전자 장치일 수 있으며, TV, 컴퓨터 모니터등과 같이 고정된 위치에서 이미지를 표시하는 전자 장치일 수 있다.

본 실시예에 의한 소스 드라이버(10), 레벨 시프터(100), 디지털 아날로그 변환기(200) 및 버퍼 증폭기(300)에 의하면, 이들이 상한 전압과 0 이 아닌 하한 전압 사이에서 구동하는 경우에 종래 기술과 달리 소자의 내압을 감소시켜 작은 사이즈를 가지는 소자로 소스 드라이버(10), 레벨 시프터(100), 디지털 아날로그 변환기(200) 및 버퍼 증폭기(300)를 형성할 수 있다. 따라서, 다이 사이즈를 절감할 수 있어 종래 기술에 비하여 보다 경제적으로 형성할 수 있다는 장점이 제공된다.

본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

1: 전자장치 10: 소스 드라이버
100: 레벨 시프터 110: 제1 레벨 시프터 모듈
120: 제2 레벨 시프터 모듈 130: 제3 인버터
202: 프리 디코더 210: 레지스터 스트링
200: 디지털 아날로그 변환기 300: 증폭기